英特爾首款采用18A制程（2nm 級(jí)先進(jìn)制程工藝）的芯片——Panther Lake發(fā)布后，行業(yè)目光幾乎都被 18A 制程的兩大突破吸走了：

能把漏電流降40%的 RibbonFET晶體管；

能省20%正面布線空間的PowerVia背面供電。

但很少有人細(xì)想：這么強(qiáng)的制程技術(shù)，為什么要把芯片拆成計(jì)算、GPU、平臺(tái)控制等五個(gè)獨(dú)立Tile（模塊），再用Foveros封裝拼起來(lái)？

答案可能就藏在先進(jìn)制程的“落地悖論” 里 ——2nm 級(jí)技術(shù)能堆出高密度算力，卻解決不了單 die（硅片）的良率與成本難題。而 18A 給出的解法，正是用Chiplet重構(gòu)SOC的形態(tài)：那些被單獨(dú)拆分的 Tile，本質(zhì)都是功能專一的 Chiplet；最終集成的完整芯片，才是能直接裝機(jī)的模塊化 SOC。

一、18A的“拆分解法”：Chiplet如何救活先進(jìn)制程？

英特爾在18A量產(chǎn)前其實(shí)走過(guò)彎路：早期單die測(cè)試時(shí)，即便用上 RibbonFET 和 PowerVia，整片硅片的良率也不到 50% —— 因?yàn)橹灰渲幸粋€(gè)晶體管集群出問(wèn)題，整顆芯片就徹底報(bào)廢。直到換成 Chiplet 思路，才打通了從實(shí)驗(yàn)室到量產(chǎn)線的通道。

1.晶體管再?gòu)?qiáng)，也怕一損俱損

RibbonFET 晶體管把鰭片垂直堆疊成 “硅帶”，間距從 30nm 縮到 10nm，晶體管密度直接提升 30%。但密度越高，缺陷風(fēng)險(xiǎn)也越高 —— 就像在指甲蓋大小的地方擺上數(shù)萬(wàn)顆精密零件，只要一顆出問(wèn)題，整片就作廢。

拆成 Chiplet 后，風(fēng)險(xiǎn)被徹底拆解。以 Panther Lake 的計(jì)算 Tile 為例，這顆用 18A 制程的核心模塊即便良率只有 65%，也能通過(guò) “局部替換” 解決問(wèn)題：壞了的計(jì)算 Tile 直接換掉，用 Intel 3 制程的 GPU Tile、臺(tái)積電 N6 制程的 IO Tile 還能正常使用。最終整顆 SOC 的成品率反而提升到 85% 以上，這是單 die 設(shè)計(jì)想都不敢想的數(shù)字。

AMD 早在 Zen 架構(gòu)時(shí)代就用這套邏輯翻身：銳龍系列把 CPU 核心拆成 CCD（計(jì)算核心 Die）和 IOD（IO 控制器 Die），即便臺(tái)積電 7nm 制程的 CCD 良率波動(dòng)，成熟制程的 IOD 也能穩(wěn)定供應(yīng)，整機(jī)成品率比單 die 設(shè)計(jì)高 30% 以上。

2.背面供電，其實(shí)是給Chiplet “讓路

很多人只知道 PowerVia 把供電線挪到晶圓背面能降功耗，但很少注意英特爾的另一句話：“去掉電源線后，正面互連層能輕松不少”。這背后藏著 Chiplet 互聯(lián)的剛需 ——

傳統(tǒng)單 die SOC 的正面既要走供電線，又要走信號(hào)線，就像雙向車道擠成單行道，信號(hào)延遲居高不下。18A 把供電線移到背面后，正面完全留給 Chiplet 間的信號(hào)傳輸，路徑直接縮短 30%，還能減少 44% 的遮罩工序。換句話說(shuō)，沒(méi)有 PowerVia 給 Chiplet “騰空間”，那些獨(dú)立 Tile 根本無(wú)法高效協(xié)同；而沒(méi)有 Chiplet 的拆分需求，PowerVia 的布線優(yōu)化價(jià)值也會(huì)大打折扣。

3.不是所有模塊，都配得上18A的“身價(jià)”

18A 制程的晶圓成本極高，但芯片里的功能模塊對(duì)性能的需求天差地別。英特爾的聰明之處，在于用 Chiplet 實(shí)現(xiàn)了 “按需分配”：

·計(jì)算Tile用18A：CPU 性能核、NPU 這些決定 AI 算力的核心，必須靠最先進(jìn)制程撐起來(lái)，畢竟 Panther Lake 要實(shí)現(xiàn) 50 TOPS 的 AI 性能，還得把 NPU 面積做小降低成本；

·GPU Tile用Intel3：圖形處理不需要 18A 的極限密度，上一代制程足夠支撐 50% 的性能提升，成本卻低得多；

·IO Tile用臺(tái)積電N6：外設(shè)管理、無(wú)線連接這些輔助功能，成熟制程完全夠用，沒(méi)必要為了“全 18A” 的噱頭多花冤枉錢。

要知道，要是按傳統(tǒng)SOC的思路把所有模塊堆在18A單die上，成本會(huì)直接飆升40%，而且90%的場(chǎng)景下都是性能過(guò)剩。Chiplet的“分艙設(shè)計(jì)”，剛好平衡了性能剛需與成本紅線。

二、行業(yè)里的拆分解法：誰(shuí)都在靠Chiplet重構(gòu)SOC

從消費(fèi)級(jí)電腦到 AI 服務(wù)器，再到智能汽車，Chiplet 重構(gòu) SOC 早已是跨場(chǎng)景的通用解法。不同廠商的玩法雖有差異，但核心邏輯和 18A 如出一轍。

1. 消費(fèi)級(jí)CPUAMD“CCD拆分術(shù)打翻身仗

AMD 銳龍 9000 系列能穩(wěn)坐 “地表最強(qiáng)消費(fèi)級(jí) CPU” 寶座，靠的正是 Chiplet 架構(gòu)的精準(zhǔn)拆分。其 SOC 由 1 個(gè) IOD（IO 控制器）和最多 2 個(gè) CCD（計(jì)算核心 Die）組成 —— 臺(tái)積電 4nm 制程的 CCD 專攻算力，成熟制程的 IOD 負(fù)責(zé)外設(shè)連接，這種設(shè)計(jì)讓銳龍 9 9950X 在保持 16 核規(guī)格不變的情況下，實(shí)現(xiàn)了 16% 的 IPC 提升，游戲性能比英特爾競(jìng)品快 4%-23%。

更關(guān)鍵的是成本控制：如果把 16 核全做在單 die 上，臺(tái)積電 4nm 晶圓的成本會(huì)增加 50%，而 Chiplet 方案讓 AMD 能用成熟制程分?jǐn)偝杀荆罱K售價(jià)比同性能單 die 產(chǎn)品低 20% 以上。這和 18A “高價(jià)值模塊用先進(jìn)制程” 的思路完全吻合。

2. AI芯片：臺(tái)積電CoWoS-L中介層拆分破局

英偉達(dá) H100 這類 AI 芯片的算力需求，逼得臺(tái)積電必須突破封裝極限。但傳統(tǒng) CoWoS 封裝的大型硅中介層良率極低 ——2500 平方毫米的中介層只要有一個(gè)缺陷，整顆芯片就報(bào)廢。

臺(tái)積電的解法是推出 CoWoS-L 架構(gòu)：把單片中介層拆成多個(gè) LSI Chiplet（本地硅互連芯片），再用全域再分布層拼接成 “重組中介層”。這種設(shè)計(jì)不僅讓良率提升 40%，還能支持 8 個(gè) HBM 內(nèi)存與 3 個(gè) SoC Chiplet 的集成，帶寬比單 die 方案高 3 倍。本質(zhì)上，這和 18A 拆分 Tile 的邏輯一致：用 Chiplet 化解 “大尺寸單 die 的良率死穴”。

3. 車載電子：英特爾自己的功能模塊化實(shí)踐

在智能汽車領(lǐng)域，英特爾的第二代 SDV SoC 同樣采用 Chiplet 設(shè)計(jì)：把 CPU、GPU、NPU 拆成獨(dú)立模塊，通過(guò)垂直堆疊集成，車企能根據(jù)車型需求增減 AI 模塊 —— 高端車型裝滿 4 個(gè) NPU 實(shí)現(xiàn) 280 通道音頻處理，入門車型保留基礎(chǔ)計(jì)算模塊即可。

這種“按需定制” 的靈活性，是傳統(tǒng)單 die SOC 根本做不到的。就像 18A 能給不同設(shè)備配不同 GPU Tile，車載 Chiplet 方案讓 SOC 從 “標(biāo)準(zhǔn)化產(chǎn)品” 變成 “模塊化套件”，研發(fā)周期從 18 個(gè)月縮短到 9 個(gè)月。

三、Chiplet不是選擇，是先進(jìn)制程的必然

英特爾、AMD、臺(tái)積電的實(shí)踐都指向同一個(gè)結(jié)論：先進(jìn)制程越往前走，Chiplet的價(jià)值越突出，Chiplet從不是 “技術(shù)噱頭”，而是先進(jìn)制程演進(jìn)到一定階段的必然結(jié)果 —— 它解決的是 “單die架構(gòu)無(wú)法突破的矛盾”：

制程越往2nm、1.5nm 推進(jìn)，單 die 的良率會(huì)越低、成本會(huì)越高，功能模塊間的性能需求差異也會(huì)越大：計(jì)算核心需要極限密度，IO 接口只需要穩(wěn)定兼容，緩存模塊追求帶寬而非制程。這種 “需求分化”，注定了單 die SOC 會(huì)走向瓶頸。

而Chiplet 的價(jià)值，正在于用“模塊化思維”適配這種分化：讓高價(jià)值模塊享受先進(jìn)制程的紅利，讓低需求模塊依托成熟技術(shù)控制成本；用“局部替換”化解良率風(fēng)險(xiǎn)，用“靈活集成”應(yīng)對(duì)不同場(chǎng)景需求。從 18A 的 Tile 拆分，到 AMD 的 CCD 設(shè)計(jì)，再到臺(tái)積電的中介層重組，本質(zhì)都是在踐行這套邏輯。

英特爾技術(shù)負(fù)責(zé)人曾說(shuō)：“18A 的 RibbonFET 和 PowerVia 是‘加速引擎’，但真正讓引擎跑起來(lái)的，是 Chiplet 架構(gòu)搭建的‘賽道’。” 這句話或許道破了未來(lái)芯片發(fā)展的底層邏輯 ——先進(jìn)制程決定了 “能跑多快”，而Chiplet決定了 “能不能跑起來(lái)”。當(dāng)制程進(jìn)入 2nm 及更先進(jìn)節(jié)點(diǎn)，Chiplet 早已不是 “可選路徑”，而是支撐整個(gè)行業(yè)向前的 “基礎(chǔ)設(shè)施”。

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