一、2nm 時(shí)代的算力關(guān)鍵：Chiplet 與兩款技術(shù)樣本

當(dāng)半導(dǎo)體制程邁入 2nm 級(jí)別，單芯片的物理極限愈發(fā)明顯，Chiplet（芯粒）技術(shù)逐漸成為解鎖先進(jìn)制程性能的核心 —— 通過(guò)模塊化拆分與集成，既能突破良率瓶頸，又能靈活適配不同算力場(chǎng)景。這一趨勢(shì)下，Intel 18A 與 AMD Instinct MI450 分別在通用計(jì)算、AI 專用算力領(lǐng)域給出了實(shí)踐方案。

作為 1.8nm 級(jí)制程的代表，Intel 18A 的核心突破不僅在于 RibbonFET 晶體管與 PowerVia 背面供電，更通過(guò) Chiplet 封裝打破傳統(tǒng)局限。其服務(wù)器芯片Clearwater Forest用 29 顆 Chiplet 集成：12 顆 18A 計(jì)算芯粒負(fù)責(zé)運(yùn)算，搭配有源基板、I/O 與互聯(lián)芯粒，靠 Foveros Direct 3D 技術(shù)實(shí)現(xiàn) “3D 堆疊 + 2.5D 互聯(lián)”，既降功耗 40%，又覆蓋 AI PC、邊緣計(jì)算等場(chǎng)景，為通用領(lǐng)域的 “制程 + Chiplet” 協(xié)同提供了參考。

而在AI 專用算力領(lǐng)域，AMD Instinct MI450 則走出了另一條路 —— 以 “2nm 工藝 + Chiplet 異構(gòu)集成” 為核心，針對(duì)性解決大規(guī)模 AI 訓(xùn)練的性能、成本與擴(kuò)展痛點(diǎn)，成為 Chiplet 垂直場(chǎng)景應(yīng)用的典型案例。

二、AMD MI450：AI 場(chǎng)景下的 Chiplet 技術(shù)落地

2026 年 AI 加速卡領(lǐng)域的技術(shù)突破中，AMD Instinct MI450 將憑借 “2nm 工藝 + Chiplet 異構(gòu)集成” 的設(shè)計(jì)，成為 AI 專用算力領(lǐng)域的重要突破。其核心邏輯是通過(guò) Chiplet 模塊化，最大化先進(jìn)制程與高帶寬內(nèi)存的協(xié)同效應(yīng)，從硬件層面簡(jiǎn)化大規(guī)模 AI 訓(xùn)練的實(shí)現(xiàn)路徑。

從技術(shù)定位來(lái)看，MI450 專為超大規(guī)模 AI 訓(xùn)練設(shè)計(jì)：核心計(jì)算單元（XCD 芯粒）采用臺(tái)積電 N2P 2nm 工藝，中介層（AID）與媒體接口模塊（MID）則選用 3nm 工藝，形成 “核心用尖端制程保性能、輔助模塊用成熟制程控成本” 的混合方案。

參數(shù)層面，其 FP4 精度算力達(dá) 5 PFLOPS，搭配最高 432GB HBM4 內(nèi)存，帶寬提升至 19.6TB/s，單卡即可支撐千億參數(shù)大模型訓(xùn)練，無(wú)需依賴復(fù)雜的模型拆分技術(shù)，大幅降低了大規(guī)模 AI 計(jì)算的硬件門檻。

系統(tǒng)級(jí)應(yīng)用上，MI450 配套的 Helios 機(jī)架方案進(jìn)一步釋放 Chiplet 的擴(kuò)展優(yōu)勢(shì)：?jiǎn)螜C(jī)架可集成 128 塊 MI450，總帶寬突破 1400TB/s，能適配超算中心、AI 實(shí)驗(yàn)室等場(chǎng)景的大規(guī)模算力需求；且模塊化設(shè)計(jì)讓后期算力擴(kuò)容更靈活，無(wú)需重構(gòu)整體硬件架構(gòu)，兼顧了當(dāng)前性能與未來(lái)升級(jí)需求。

三、拆解 MI450：Chiplet 如何支撐 2nm 級(jí) AI 算力？

若說(shuō) 2nm 工藝是 MI450 的性能基礎(chǔ)，那么 Chiplet 技術(shù)便是其實(shí)現(xiàn) “高性能 + 高性價(jià)比” 的核心支撐 —— 通過(guò)功能拆分、互聯(lián)優(yōu)化與內(nèi)存協(xié)同，解決了先進(jìn)制程下 “良率低、成本高、擴(kuò)展難” 的三大痛點(diǎn)。

1. Chiplet 的功能分工邏輯

MI450 的 Chiplet 架構(gòu)是異構(gòu)集成的經(jīng)典范式：按功能精準(zhǔn)拆分，避免單芯片 “全功能集成” 的性能瓶頸：

XCD計(jì)算芯粒：每顆集成 CDNA 4.0 架構(gòu)的矩陣運(yùn)算單元，2nm 工藝保障算力密度，8 顆協(xié)同實(shí)現(xiàn)算力線性疊加，且小尺寸芯粒相比大芯片良率提升超 50%；

AID有源中介層芯粒：3nm 工藝負(fù)責(zé)數(shù)據(jù)調(diào)度，作為 “算力樞紐” 連接 XCD 芯粒與 HBM4 內(nèi)存，縮短數(shù)據(jù)傳輸路徑，減少信號(hào)損耗；

MID媒體接口芯粒：承擔(dān)外部數(shù)據(jù)交互功能，兼容 PCIe 6.0 與 AMD UALink 互聯(lián)協(xié)議，為多設(shè)備協(xié)同提供接口支持。

這種分工讓每顆 Chiplet 聚焦單一功能，既能用匹配工藝實(shí)現(xiàn)性能最優(yōu)，又能通過(guò) “壞芯粒替換” 降低整體成本，完美平衡了先進(jìn)制程的性能與實(shí)用性。

2. Infinity Fabric：Chiplet 互聯(lián)的技術(shù)關(guān)鍵

Chiplet 的高效協(xié)同離不開(kāi)互聯(lián)技術(shù)，MI450 搭載的第六代 Infinity Fabric 技術(shù)，實(shí)現(xiàn)芯粒間 1.4TB/s 的帶寬與低于 50ns 的延遲（相當(dāng)于每秒傳輸 70 部 4K 電影）；更關(guān)鍵的是支持多卡擴(kuò)展 ——128 塊 MI450 通過(guò) UALink 組成集群時(shí)，延遲僅增加 10%，滿足大規(guī)模 AI 訓(xùn)練對(duì) “低延遲互聯(lián)” 的核心需求。

不同于 3D 堆疊的復(fù)雜封裝，這種 “2.5D + 高速總線” 的互聯(lián)方案，在保證帶寬與延遲性能的同時(shí)，降低了封裝工藝難度，更適合大規(guī)模量產(chǎn)，體現(xiàn)了 Chiplet 技術(shù) “性能與可制造性平衡” 的設(shè)計(jì)思路。

3. HBM4 與 Chiplet 的協(xié)同突破

MI450 的 432GB HBM4 內(nèi)存能實(shí)現(xiàn) 19.6TB/s 的高帶寬，核心在于 Chiplet 與內(nèi)存的緊密集成：AID 中介層直接連接 XCD 芯粒與 HBM4 顆粒，省去傳統(tǒng) PCB 板的信號(hào)損耗，形成 “計(jì)算 - 內(nèi)存” 就近布局的架構(gòu)，從根本上解決了 AI 訓(xùn)練中的 “內(nèi)存墻” 問(wèn)題（數(shù)據(jù)傳輸速度跟不上計(jì)算速度）。

對(duì)比前代單芯片設(shè)計(jì)的 MI300X（HBM3 內(nèi)存帶寬 8TB/s），MI450 通過(guò) Chiplet 拆分，讓內(nèi)存接口與計(jì)算單元的距離縮短 60%，帶寬直接翻倍，印證了 “先進(jìn)內(nèi)存技術(shù)需與 Chiplet 結(jié)合才能釋放最大性能” 的技術(shù)規(guī)律。

四、Intel 18A 與 AMD MI450：Chiplet 的兩條技術(shù)路徑

Intel 18A 與 AMD MI450 雖應(yīng)用場(chǎng)景不同，但共享同一技術(shù)邏輯 ——先進(jìn)制程的性能釋放離不開(kāi) Chiplet，Chiplet 也需依托先進(jìn)制程實(shí)現(xiàn)更高算力密度，且二者的落地路徑形成了鮮明互補(bǔ)：

Intel 18A 走 “通用計(jì)算全覆蓋” 路線：通過(guò) CPU+GPU+NPU 的多類型芯粒混合集成，用 Foveros 3D 堆疊技術(shù)打破 “單一芯片難以適配多場(chǎng)景” 的限制，既能支撐 AI PC 的本地推理，也能滿足邊緣計(jì)算的輕量算力需求，核心是 “用 Chiplet 提升場(chǎng)景適配性”；

AMD MI450 則走 “AI 專用深耕” 路線：所有 Chiplet 圍繞 “算力輸出、數(shù)據(jù)調(diào)度、內(nèi)存互聯(lián)” 三大核心功能設(shè)計(jì)，XCD 芯粒專攻計(jì)算、AID 芯粒聚焦調(diào)度、MID 芯粒負(fù)責(zé)接口，甚至通過(guò)混合制程進(jìn)一步優(yōu)化成本，核心是 “用 Chiplet 解決垂直場(chǎng)景的痛點(diǎn)”。

兩條路徑無(wú)優(yōu)劣之分，卻共同證明：后摩爾時(shí)代，Chiplet 已從 “可選技術(shù)” 變?yōu)?“必選架構(gòu)”，成為先進(jìn)算力落地的基礎(chǔ)支撐。

五、Chiplet 的技術(shù)價(jià)值：重構(gòu)先進(jìn)算力的實(shí)現(xiàn)邏輯

Intel 18A 與 AMD MI450 的實(shí)踐，并非單純的技術(shù)創(chuàng)新，更在于它們凸顯了 Chiplet 對(duì)半導(dǎo)體行業(yè)的深層價(jià)值 —— 打破傳統(tǒng)算力實(shí)現(xiàn)的固有邏輯，讓先進(jìn)技術(shù)更易落地、更具實(shí)用性。

首先是破解“先進(jìn)制程性價(jià)比陷阱”：2nm 級(jí)工藝的研發(fā)成本已超 50 億美元，單芯片良率卻不足 30%，而 Chiplet 通過(guò) “小芯粒拆分”，讓 2nm 工藝僅用于核心計(jì)算模塊（如 MI450 的 XCD 芯粒、18A 的計(jì)算芯粒），輔助模塊用更成熟的 3nm/Intel 3 工藝，整體成本降低 40% 以上，良率提升至 80%，徹底改變了 “越先進(jìn)越難用” 的困境。

其次是推動(dòng)“算力按需定制”：傳統(tǒng)芯片需為單一場(chǎng)景設(shè)計(jì)完整功能，迭代周期長(zhǎng)達(dá) 24 個(gè)月，而 Chiplet 可像 “搭積木” 一樣組合芯粒 —— 需要通用算力就集成 CPU+GPU 芯粒，需要 AI 算力就強(qiáng)化計(jì)算 + 內(nèi)存芯粒，迭代周期縮短至 12 個(gè)月，完美匹配 AI、邊緣計(jì)算等領(lǐng)域的快速演進(jìn)節(jié)奏。

最后是加速“行業(yè)協(xié)同創(chuàng)新”：過(guò)去單芯片設(shè)計(jì)需要企業(yè)覆蓋“制程、封裝、軟件” 全鏈條，門檻極高；而 Chiplet 讓企業(yè)可聚焦優(yōu)勢(shì)領(lǐng)域 —— 有的專注計(jì)算芯粒研發(fā)，有的深耕互聯(lián)技術(shù)，有的優(yōu)化內(nèi)存集成，再通過(guò)標(biāo)準(zhǔn)化互聯(lián)組合成完整產(chǎn)品，形成 “分工協(xié)作” 的生態(tài)模式，大幅降低了先進(jìn)算力的創(chuàng)新門檻。

結(jié)語(yǔ)：Chiplet 引領(lǐng)算力革命的下一站

當(dāng) Intel 18A 用 29 顆 Chiplet 撐起通用算力的多樣化需求，當(dāng) AMD MI450 用 Chiplet 突破 AI 訓(xùn)練的性能瓶頸，我們看到的不只是兩款產(chǎn)品的創(chuàng)新，更是一場(chǎng)由 Chiplet 主導(dǎo)的算力革命 —— 它讓先進(jìn)制程從 “實(shí)驗(yàn)室技術(shù)” 走向 “產(chǎn)業(yè)實(shí)用”，讓算力供應(yīng)從 “標(biāo)準(zhǔn)化產(chǎn)品” 轉(zhuǎn)向 “定制化服務(wù)”，讓行業(yè)創(chuàng)新從 “單打獨(dú)斗” 變?yōu)?“協(xié)同共贏”。

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