Cadence正在教AI像工程師一樣思考

在開發ChipStack（Cadence公司基于智能體AI的芯片設計軟件）的某個階段，Kartik Hegde和他的團隊做了一件在軟件項目中不同尋常的事：他們邀請一位驗證工程師詳細描述，在閱讀完芯片規格說明后，其腦海中會發生什么。這一練習最終成為Cadence現在所稱的"心智模型"（Mental Model）的基礎（延展閱讀：）。

正如Hegde所描述的，工程師們不僅僅是閱讀規格說明，同時還構建了一個關于設計的心理框架，提出問題并形成假設，以指導驗證過程。Hegde在Cadence年度用戶大會CadenceLIVE期間接受媒體采訪時說："從那次對話中產生了這個概念，即人類驗證工程師在閱讀后會形成一個關于設計的心智模型，提出那些真正能為后續工作提供信息的問題。"下一步是將這個過程轉化為軟件。Hegde和ChipStack團隊沒有依賴工程師的內在理解，而是著手為AI代理重現相同的學習過程。

心智模型

ChipStack最初是作為一家初創公司由Hegde創立，去年被Cadence收購，旨在使用智能體AI將前端芯片設計和驗證工作流程自動化。該系統位于傳統EDA工具之上，協調RTL生成、testbench創建和驗證等任務。該平臺的核心是心智模型，它充當設計的共享表示，智能體在執行這些工作流程時可以引用。Hegde指出，這個概念還解決了一個更直接的問題：芯片設計規模太大，無法放入大型語言模型的上下文窗口中。通過將設計結構化為可導航的表示，系統執行現在所稱的"上下文工程"，允許智能體逐步訪問相關信息，而不是一次性獲取所有信息。上下文工程是塑造AI系統在行動前所看到的一切的實踐，包括指令、相關數據、可用的工具，以及任何有助于其完成任務的內容。

隨著AI系統正從單次提示轉向多步驟推理智能體，失敗的原因越來越多地不在于模型能力，而在于缺失或結構不良的上下文。與其將整個設計或數據集輸入LLM，上下文工程將信息組織成系統可以導航的形式，在每個步驟中檢索所需內容。Cadence的心智模型屬于這一類別，充當結構化的上下文層，讓智能體能夠處理復雜的芯片設計，而無需一次性攝入所有內容。雖然心智模型有時被描述為知識圖譜，但Hegde表示，這個標簽只捕捉到了系統的一部分。芯片設計本身具有固有的結構，信號、時序和數據流形成了關系圖譜。雖然LLM被用于解釋規格說明和代碼以構建模型，但結果不是開放式文本，而是系統可以處理的結構化表示。

為了理解這在實踐中如何運作，Hegde分解了心智模型的結構方式。他描述了它如何跨多個層級組織芯片設計：從端口（輸入和輸出）開始，然后將其分組為通道（如PCI Express接口），包括獨立的讀寫路徑。然后它對流經通道的事務進行建模，最后將那些事務序列捕獲為事件。

Hegde解釋說，心智模型并不止步于構建芯片的結構，還對設計的實際運作方式進行建模。它編碼每個端口的角色，區分通道內的控制信號和數據信號，建模正在發生的操作類型，以及它們如何隨時間展開。它還反映了工程師如何思考設計，包括預期行為和可能導致失敗的潛在邊界情況。為了構建這種表示，系統分三個階段運行。

靜態分析步驟（"展開"）提取端口和層次結構等結構元素。然后增強階段使用LLM來解釋這些元素的含義。最后，推理步驟將該信息組織成系統可以處理的結構化形式。

雖然心智模型最初是為了支持芯片設計驗證工作流程而構建的，但Hegde表示其范圍已經在擴展。早期開發專注于提高智能體生成和驗證testbench的能力，進展主要通過驗證性能來衡量。但這種狹隘的關注正在讓位于更廣泛的視角。"在過去六個月里，無論是從客戶還是從內部來看，我們清楚地認識到，這個概念必須擴展到僅僅關注驗證的范圍之外，"Hegde說。為了支持這種擴展，Cadence已開始將心智模型擴展到設計過程的后期階段。這包括納入額外的結構和物理信息，如控制流圖、估計的門數量，甚至大致的功耗特性。這些元素使系統更接近于對完整芯片實現進行推理，而不僅僅是流片前驗證。

Hegde說，目標是讓心智模型成為跨多個"超級智能體"的共享基礎，這些超級智能體在設計流程的不同部分工作。為了更接近Cadence"規格說明輸入、芯片輸出"的長期愿景，該模型將需要超越其當前形式。早期的用戶反饋已經在塑造這個方向。

根據Hegde的說法，客戶對他們在EDA工具中描述的一種新能力給予了積極回應：對他們設計的語義理解。與此同時，他們正在推動更直接地訪問心智模型本身，包括允許他們查詢并在其上構建自定義工作流程的API。實際上，這改變了工程師與設計交互的方式。工程師不再僅僅依賴基于仿真的驗證，而是開始探索設計的結構化表示是否可以幫助更早地發現不一致之處，比如在運行任何測試之前識別規格說明與其實現之間的不匹配。

像任何整合LLM輸出的功能一樣，可靠性問題仍然存在。用戶詢問了如何驗證心智模型是否正確，這是Hegde承認的挑戰。雖然系統以編譯器和靜態分析工具的確定性輸出為基礎，但它也依賴LLM驅動的解釋，這引入了一些不確定性。在實踐中，錯誤往往是局部的，比如遺漏某個功能、誤解功能，或者誤解信號之間的關系。Hegde說，這些錯誤通常源于不完整的規格說明或RTL本身的不一致。因此，工程師仍然需要審查和驗證模型的輸出。

對Hegde來說，心智模型概念展示了芯片設計工作流程可能如何發展。他在行業早期的另一個拐點中看到了一個類比，當時硬件描述語言（如Verilog）允許工程師在更高層級描述電路，讓編譯器將該意圖翻譯成低層級表示。"這有一個非常清晰的類比，"Hegde說。"人類正在編寫規格說明，而LLM就像編譯器一樣，正在創建這種內部表示，也就是心智模型，然后這被降低到RTL。"從這個意義上說，心智模型代表了一種引入新抽象層的嘗試，這個層級位于規格說明和實現之間，以機器可以操作的形式捕獲設計意圖。

但Hegde很快指出，這種比較是有限度的。與傳統編譯器（確定性的且被廣泛信任）不同，LLM仍然是概率性的。"我們還沒有真正達到那種真正的抽象層級提升，因為人類仍然需要參與其中，"他說。"也就是說，我認為那就是它的發展方向。"如果這個理論成立，上下文工程可能證明是新興智能體堆棧中更重要的一層，不僅在芯片設計中，而且在任何結構和解釋信息與生產輸出同等重要的領域中。