北京
最近"韜定律"這個詞在數(shù)碼圈刷屏了，華為首次以一家中國公司的身份，在半導體領域提出了可能改變行業(yè)規(guī)則的底層規(guī)律。這事的爭議度挺高——有人覺得華為終于開始定義技術標準了，也有人直接開噴說吹牛。說實話，這種兩極分化挺正常的，每次技術突破都免不了這出。
但吵歸吵，芯片到底行不行，終究得看實測數(shù)據(jù)。華為過去六年基于韜定律開發(fā)了381款芯片，但真正把這套系統(tǒng)落地的，是今年秋季的那顆麒麟處理器。官方?jīng)]公布具體型號，外界猜測是麒麟9050，不過華為也可能搞個全新命名，這名字就先當個暫定稱呼。
直接上硬數(shù)字：今年麒麟芯片的晶體管密度達到了238mtr/mm2，比之前提升了53.8%。能效提升41%，最大頻率從之前的水平拉到3.1GHz，漲幅12.7%。
這個密度放在全球什么水平？跟臺積電、Intel比的話，情況有點復雜。一方面，華為這個238mtr/mm2不是現(xiàn)行標準下的2D平面密度，算法本身就不一樣；另一方面，臺積電的工藝密度數(shù)據(jù)這幾年變來變去，3nm工藝高的有280-300mtr/mm2，低的也有210-230mtr/mm2，而臺積電2nm的密度才236mtr/mm2。
所以樂觀地看，今年麒麟的密度已經(jīng)摸到臺積電2-3nm節(jié)點的邊，甚至超過了Intel、三星的18A和2nm水平。但得潑盆冷水：晶體管密度不等于一切。麒麟今年能跑到3.1GHz，可臺積電3nm早就過4GHz了，最高能到4.5GHz。頻率這塊的差距，客觀存在。
承認差距，但也沒必要因為一個指標就全盤否定。今年麒麟的整體表現(xiàn)，說實話已經(jīng)超出不少人的預期了。更關鍵的是，華為自己說這50%以上的密度提升還是"有意保守"的結果。
在華為發(fā)布的研究論文里，何庭波明確提到，今年麒麟芯片的LogicFolding邏輯折疊選擇了保守方案。鍵合間距只做到1.5um——這指標在業(yè)界已經(jīng)夠凡爾賽了；TSV只比頂層金屬往下推了一層；折疊也只是選擇性用于關鍵路徑，而不是整個設計層面全上。即便如此，頻率還是回到了3.1GHz。
這話的潛臺詞很明顯：如果今年不保守，秋季這顆芯片還能更強。密度可以更高，頻率可以往上走。但華為顯然選擇了穩(wěn)妥推進，不會一次性把韜定律的所有方向全押上。
畢竟麒麟的迭代規(guī)劃已經(jīng)排到2031年了。27到30年還要升級幾次，下一次大提升是等效1.4nm工藝，目標5GHz頻率加400mtr/mm2密度。這個時間點很有意思——傳聞中的EUV工藝量產(chǎn)正好卡在30年前后，跟華為2020年說的"十年搞定EUV"對上了。
更有意思的是另一種可能性：萬一2031年的等效1.4nm不用EUV光刻呢？那意味著韜定律能在純DUV光刻的條件下，做到臺積電、Intel需要用EUV甚至High NA EUV才能達到的水平。這要是成真，就不是追趕，是換道超車了。
當然，這都是后話。現(xiàn)在的核心問題是：韜定律到底靠不靠譜？
支持方的論據(jù)很直接——381款芯片的積累，238mtr/mm2的實測密度，3.1GHz的頻率回歸，這些都是看得見的東西。而且華為明確說了"保守"，暗示手里還有牌沒打。
質疑方的點也很實在——密度算法是不是在偷換概念？頻率差距怎么解釋？沒有EUV的情況下，這套方法能走多遠？畢竟半導體是硬碰硬的行業(yè)，PPT再漂亮，量產(chǎn)良率和成本才是終極考驗。
我的看法是：讓子彈再飛一會兒。今年秋季的麒麟芯片上市之后，實機性能、功耗表現(xiàn)、發(fā)熱控制，這些才是檢驗韜定律的硬指標。現(xiàn)在下結論，無論是吹還是踩，都太早。
但有一點可以確定：當一家中國公司開始嘗試定義行業(yè)規(guī)則，而不是跟著別人的標準跑的時候，這件事本身就已經(jīng)值得記錄了。至于能不能成，2031年見分曉。
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