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2026 年 5 月 25 日,在電氣電子工程師學(xué)會(huì)(IEEE)舉辦的國際電路系統(tǒng)研討會(huì) ISCAS 2026 上,華為何庭波發(fā)表題為“半導(dǎo)體新路徑探索與實(shí)踐”的主旨演講,發(fā)表了指導(dǎo)半導(dǎo)體產(chǎn)業(yè)發(fā)展的新原則 —— 韜(τ)定律。
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韜(τ)定律提出以“時(shí)間(τ)縮微”替代“幾何縮微”作為半導(dǎo)體與電子系統(tǒng)演進(jìn)的新指導(dǎo)原則 —— 通過邏輯折疊等創(chuàng)新技術(shù),持續(xù)壓縮信號(hào)傳播時(shí)延,不斷提升晶體管密度,從而實(shí)現(xiàn)半導(dǎo)體與電子系統(tǒng)的持續(xù)演進(jìn)。
近年來,主導(dǎo)半導(dǎo)體產(chǎn)業(yè)半個(gè)多世紀(jì)的摩爾定律正面臨嚴(yán)峻的物理極限和經(jīng)濟(jì)效益雙重挑戰(zhàn)。
面對(duì)晶體管幾何縮微放緩,晶體管成本紅利消退等發(fā)展困境,如何跨越傳統(tǒng)工藝路徑的局限,探索出一條全新的可持續(xù)演進(jìn)路線,以滿足當(dāng)下呈指數(shù)級(jí)攀升的計(jì)算性能需求,已成為全球半導(dǎo)體行業(yè)亟待攻克的共同難題。
韜(τ)定律正是解決該難題的有效路徑。
華為創(chuàng)新性地提出了“邏輯折疊(LogicFolding)”等核心技術(shù),構(gòu)建了貫穿器件、電路、芯片到系統(tǒng)層面的多層級(jí)協(xié)同優(yōu)化體系。該體系以系統(tǒng)性降低時(shí)間常數(shù) τ 為目標(biāo),旨在驅(qū)動(dòng)各層級(jí)性能、能效、晶體管密度的持續(xù)提升:
1)器件層面:通過優(yōu)化晶體管和互連電阻及寄生電容,從物理底層最大限度縮微器件級(jí)時(shí)間常數(shù) τ;
2)電路層面:通過邏輯折疊技術(shù)突破傳統(tǒng)平面布局的物理邊界,顯著縮短關(guān)鍵路徑的走線長度并有效降低信號(hào)傳播的電阻和電容負(fù)載,實(shí)現(xiàn)晶體管密度和電路性能大幅提升;
3)芯片層面:通過“軟件、架構(gòu)、芯片”的全棧軟硬芯協(xié)同設(shè)計(jì),基于實(shí)際工作負(fù)載實(shí)現(xiàn)指令流和數(shù)據(jù)流的細(xì)粒度控制,提高系統(tǒng)級(jí)并行度和效率,大幅降低端到端執(zhí)行時(shí)間;
4)系統(tǒng)層面:定義靈衢總線,重構(gòu)計(jì)算系統(tǒng)互聯(lián)協(xié)議,實(shí)現(xiàn)超節(jié)點(diǎn)的統(tǒng)一內(nèi)存編址和原生內(nèi)存語義,大幅降低系統(tǒng)通信時(shí)延。
在此次主旨演講中,何庭波詳細(xì)講解了華為如何將韜(τ)定律應(yīng)用到智能手機(jī)和 AI 計(jì)算領(lǐng)域的實(shí)踐。
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在過去六年的實(shí)踐中,基于韜(τ)定律,華為已成功設(shè)計(jì)并量產(chǎn)了 381 款芯片,廣泛覆蓋了千行百業(yè)的需求。
其中,將于 2026 年秋季面世的麒麟芯片,率先采用了邏輯折疊技術(shù),性能大幅提升。
預(yù)計(jì)到 2031 年,基于韜(τ)定律的高端芯片晶體管密度將達(dá)到 1.4 納米制程的同等水平。
面對(duì)未來,何庭波說:“未來一定屬于開放合作。在半導(dǎo)體演進(jìn)的路徑上,沒有一家企業(yè)可以獨(dú)自完成所有答案。在韜(τ)定律的路徑下,我們期待與全球科學(xué)家、工程師和產(chǎn)業(yè)伙伴緊密合作,共同推動(dòng)半導(dǎo)體與電子產(chǎn)業(yè)持續(xù)發(fā)展。”
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