文章轉載于EETOP

今日，在 IEEE 國際電路與系統研討會（ISCAS 2026）上，華為公司董事、半導體業務部總裁何庭波發表題為《半導體新路徑探索與實踐》的主旨演講，正式提出指導半導體產業發展的全新原則 ——韜（τ）定律。該定律核心是以 “時間（τ）縮微” 替代傳統 “幾何縮微”，作為半導體與電子系統演進的新指導方向：通過邏輯折疊等創新技術，持續壓縮信號傳播時延、穩步提升晶體管密度，推動半導體與電子系統實現可持續演進。

同日，何庭波在中國科學院科技論文預發布平臺（ChinaXiv）發表署名論文《多層電子系統的時間縮微理論（A Time Scaling Theory for Multi-Layer Electronic Systems）》，系統闡述韜（τ）定律的理論框架與技術路徑。

論文原文如下：

摘要：

六十年來，摩爾定律的幾何縮放驅動了半導體行業的進步。這一行業法則已不再成立：純粹的尺寸縮小帶來的回報已經趨于平緩，領先節點的芯片設計預算已超過每顆芯片十億美元，而最先進節點上每晶體管成本也不再下降。本文提出了一種繼任的縮放原則——τ縮放——它采用時間本身（而非晶體管面積）作為進步的主要度量標準。該原則將一個統一的優化目標——特征時間常數τ——應用于從開關晶體管到數據中心工作負載的十二個數量級范圍內。文章展示了兩項量產級驗證成果。在一款移動SoC上，LogicFolding（一種將數字、模擬和存儲電路分區到垂直堆疊有源層的設計方法）在固定器件節點上實現了55%的晶體管密度階躍提升和41%的能效提升。在AI系統上，通過協同設計的堆棧（包括內存語義的統一總線架構、近封裝光I/O Hi-ONE，以及邊到面3D Folding），預計到2035年硬件集成度將增長超過100倍。更深層次的論點在于方法論：τ縮放是自Dennard縮放以來第一個為整個計算堆棧建立統一優化目標的縮放原則。

引言

自20世紀60年代中期以來，半導體行業一直以納米為單位衡量進展。每18個月，晶體管縮小，頻率上升，每個邏輯門的成本下降。摩爾定律既是一種經驗觀察，又有助于建立一個行業契約，整個計算棧都建立在這個契約之上。該行業契約已不再成立。超越7nm節點，幾何縮放不再帶來歷史紅利。光刻工具正在接近圖案化的物理極限，EUV折舊主導著晶圓成本，每晶體管的價格曲線已經變平，在某些情況下甚至發生了逆轉。對于那些使用最先進光刻技術受到限制的組織來說，這種限制更早地變得具有約束力，并且更加嚴重。

因此，該行業的核心問題發生了變化。它不再是“晶體管還能再收縮多少？”而是“應該縮放什么，針對什么目標？”

在過去六年中，作者在華為半導體公司的團隊在移動SoC、AI加速器、系統結構和封裝的硅中研究了這個問題。結論是，答案并不在于另一個節點，也不在于另一種晶體管架構，而是在于主要優化目標本身的變化。這種觀點認為，電子系統發展的下一個十年不應以幾何尺度為指導，而應以時間尺度為指導——在堆棧的每一層系統地減少單個特征時間常數τ，從皮秒內的晶體管切換到秒內響應的數據中心工作負載。

根據2020年5月至2026年5月間投入批量生產的381塊芯片的經驗教訓，τ標度的案例在下文中發展為科學方法論和工業路線圖。

1. 幾何縮放時代的終結

在其歷史的大部分時間里，半導體工業只有一項工作：使晶體管更小。戈登·摩爾（Gordon Moore）1965年的觀察——晶體管密度大約每兩年翻一番——在十年后得到了羅伯特·登納德（Robert Dennard）的標度理論的補充，該理論建立了電壓和尺寸的比例收縮可以保持恒定的電場。近五十年來，幾何縮放和Dennard縮放一起在每瓦性能和每美元性能方面實現了指數級的改進。

這種安排分兩個階段展開。大約在2005年，Dennard擴展率先打破：電壓不再與功能大小成比例地擴展，暗硅時代開始了。幾何縮放持續的時間更長，由FinFET維持，隨后由GAA器件架構維持。然而，超過7nm時，純維標度的返回已經變平。其原因現在已被很好地記錄在案：速度飽和將固有延遲對信道長度的依賴性從二次降至線性；局部互連的寄生電阻和電容越來越支配標準小區延遲預算；掩模成本、EUV折舊和設計規則復雜性使前沿芯片設計預算在2nm節點的每個芯片上超過10億美元。

經濟后果同樣不可避免。在高級節點，每個晶體管的成本已趨于平緩，在領先地位，現在正在上升。維持了過去五十年的行業契約——每一代都有更多的晶體管以更低的成本——不再成立。

對于華為半導體，這一轉變帶來了額外的限制：限制訪問最先進的光刻模具。假設另一個節點將解決該問題，則不再成立。六年前，幾何路線圖停滯不前，迫使出現了一個更根本的問題——回顧過去，整個行業最終將不得不面對這個問題。

2. 時間，而非空間：摩爾時代的真正貨幣

摩爾定律對最終用戶的本質影響，從根本上講從來都不是關于幾何的。較小的晶體管提高了系統性能，因為它們切換得更快。密度更高的互連提高了性能，因為信號通過的距離更短。更高的集成提高了性能，因為數據跨越的邊界更少。從本質上講，每一代所提供的是時間的減少——設備上的皮秒到納秒，芯片上的納秒到微秒，系統上的微秒到秒。空間尺度僅用作壓縮時間的工具。

一旦認識到這一點，一個顯而易見的重新框架便呈現出來。時間本身應被作為主要度量標準。可以在堆棧的每一層（晶體管、電路、芯片、系統）定義一個特征時間常數τ，并將其縮減作為統一的優化目標。幾何縮放則成為縮減τ的眾多技術之一，而非唯一的技術。

這一原則被稱為τ縮放，本文提出將其作為幾何摩爾縮放的繼任者，成為半導體演進的指導原則。形式上，τ被視為一個分層構造，分解為：

τ = f(τ_transistor, τ_circuit, τ_chip, τ_system)

其中，τ_transistor、τ_circuit、τ_chip和τ_system分別代表晶體管、電路、芯片和系統層的時間常數。每一層的τ由其下層的τ以及該層引入的組織和通信開銷共同構成。τ的工作空間跨越約十二個數量級的時間（皮秒到秒）以及相當范圍的空間（納米到千米）。

在每一層，都有不同的機制可用于縮減τ：

• 晶體管：本征開關延遲，通過遷移率增強、應變工程、高k金屬柵極、GAA架構以及日益重要的局部互連寄生R和C（目前數倍于本征通過時間）的減小來應對。

• 電路：信號路徑上的RC傳播延遲，通過更低電阻率的導體、低k電介質，以及最重要的——通過垂直集成縮短線長來應對。

• 芯片：計算和內存訪問延遲，通過架構選擇、流水線深度、內存層次結構和片上互連架構來應對。

• 系統：端到端的消息傳遞和同步時間，通過互連拓撲、協議棧和互連架構設計來應對。

從這個分層公式中出現了一個有用的世代規則：

τ_(n+1) = τ_n / α

其中縮放因子α是特定于應用的，而不是通用的。迄今為止的生產經驗表明，功率受限的移動設備每年α≈1.3×；對于安全關鍵的自主系統，每年α≈1.5×，人工智能工作負載每年α≈10×，其中吞吐量直接轉化為經濟價值。

τ之所以成為一個有用的主要度量，而不是對現有度量的重新標記，是因為它在整個堆棧中都是相同的度量。頻率、延遲、帶寬和吞吐量都由各自層的τ控制。工藝技術專家、電路設計師和系統架構師可以用相同的單位討論相同的數量。τ是實現端到端堆棧協同優化的語言，每層獨立優化的時代已經結束，時間作為殘差出現。

3. LogicFolding（邏輯折疊）：一個移動SoC的驗證點

τ縮放的第一個量產級測試是在移動領域進行的。智能手機SoC是一個特例：單個芯片構成了整個系統。多插槽并行不可用；沒有千節點互連網絡可以掩蓋慢速鏈路。交付給用戶的所有性能都源自單個芯片，在幾瓦的功耗范圍內，受手持設備外形尺寸的熱限制約束。

2020年后，當獲取領先節點的途徑受限時，關鍵問題變成：在節點固定的情況下，如何在一顆芯片上持續提供一代又一代的改進？

涌現出的答案被稱為“LogicFolding”。

LogicFolding是一種設計方法，它將數字、模擬和存儲電路分區到垂直堆疊的有源層中，遵循時間縮放原理，共同優化性能、功耗和面積。

數字電路分為組合邏輯（寄存器之間的布爾網絡）和時序邏輯（保存狀態的雙穩態觸發器）。數字系統的性能上限由相鄰觸發器級之間的關鍵路徑延遲決定，而該延遲又主要由該路徑上的互連RC和門數量決定。傳統優化將門排列在平面上，并通過上方的金屬層堆疊布線；導線越長，寄生RC越大，關鍵路徑越慢。

LogicFolding拋棄了平面假設。關鍵路徑上的門被分布到兩個（以及最終更多）垂直堆疊的有源層中，通過超精細間距的混合鍵合連接。從電路設計師的角度看，這兩層表現為一個單一的連續結構，單元如同額外的金屬層一般跨越晶圓邊界分布。信號線大大縮短，寄生RC急劇下降，時鐘偏移減小，芯片在相同器件節點下以更高的時鐘頻率運行。

為了實現這些增益，LogicFolding的混合鍵合間距與頂層金屬間距之間的比率最好保持較低——實際中大約低于3，比率越低通常越好。以當今約720nm的頂層金屬間距計算，這意味著混合鍵合間距需要低于2μm——理想情況下比率約為1，此時鍵合接口處的“鳥籠”布線開銷基本消失。實現這一間距，以及所需的疊對精度（<0.5μm）、TSV縮放（臨界尺寸和禁入區小于1.5μm，間距小于6μm）和良率（通過智能冗余接近100%），需要在供應商和合作伙伴生態系統中進行多年的工藝開發努力。

在麒麟2026上測得的具體結果如下：

• 晶體管密度單代步進式地從155 MT/mm2提高到238 MT/mm2（晶體管密度采用公式 2/ CPP*單元高度 計算；麒麟SoC設計的面積利用率為68%）——這一提升幅度以往需要三年的幾何縮放。

• SoC性能核心的能效提高了41%，最高時鐘頻率提高了近13%。

• 一條跨越上下兩層構建的高速全局片上網絡數據通路，其數據通路面積減少了55%，電源傳輸穩定性得到改善。

• 一種硅后時鐘偏移調整方案獨立貢獻了超過5%的SoC性能提升。

• 對于SRAM（其訪問速度、每比特能量和面積強烈依賴于位線和字線長度），LogicFolding縮短了關鍵路徑，降低了每比特能量，并將工作頻率提高了超過40%。

• 在一個代表性處理核心上，雙層折疊架構使時鐘緩沖器數量減少超過50%，時鐘偏移降低25%，線長縮短約30%。

這些增益均在固定器件節點上實現，并非通過新的光刻步驟獲得，而是源于邏輯在三維空間中分布的一種拓撲重組。

在麒麟2026中量產的LogicFolding實現是刻意保守的：混合鍵合間距達到1.5μm；TSV接入點僅比頂層金屬低一步；折疊僅沿關鍵路徑選擇性應用，而非整個設計。即便如此，今年CPU性能核心頻率仍恢復到3.1GHz。

預計未來十年，LogicFolding將從局部關鍵路徑折疊演進為全面、多層折疊——每個封裝三個、四個甚至更多有源層——這將由更低溫度的混合鍵合（放寬層間熱預算）以及TSV接入點從頂層金屬下移到M6層（可釋放超過30%的高層布線資源）所推動。從2026年到2035年，晶體管密度預計將向400 MT/mm2及以上邁進。同時，LogicFolding使麒麟能夠大幅提升CPU核心頻率，并為達到4GHz及以上鋪平道路（表1）。該路線圖可行，且在成本上經濟可行。

表1. 麒麟CPU性能核心工作頻率趨勢

提要欄A-LogicFolding概覽

• 混合鍵合間距：低于2μm（麒麟2026為1.5μm；目標比率≈1）

• 疊對精度：低于0.5μm

• TSV 臨界尺寸/禁入區：低于1.5μm；間距低于6μm；失效率 < 100 ppm；修復率99.9%

• 良率：通過智能冗余接近100%

• 晶體管密度：單步從155提升到238 MT/mm2

• SoC P核能效/頻率增益：+41% / +13%

• SRAM工作頻率：+40%

• 代表核心上時鐘緩沖器數量/時鐘偏移/線長：-50% / -25% / -30%

一個自然的問題是：在毫瓦級智能手機領域發展的原理，是否能夠經得起千兆瓦級AI訓練和推理領域的檢驗？AI工作負載占據了τ頻譜的另一端：不是單個芯片，而是成百上千個芯片協同如一，過去十年總計算能力增長了約六個數量級。答案是肯定的——只要τ被視為一個系統級目標，并應用于整個鏈條，而非僅局限于單個加速器內。

有兩個事實決定了AI側τ論點的核心。第一，AI系統持續增長——從一顆芯片，到幾十顆，到幾百顆，并且越來越多地達到數萬顆。第二，現代AI系統的能量預算和材料預算主要由數據、而非計算主導。在一個大型AI集群中，80%以上的能量被數據移動消耗；超過70%的系統成本分配給數據存儲。其含義是直接的：減少數據在芯片之間、機架之間和封裝內的傳輸時間，至少與減少計算花費的計算時間一樣重要。

τ縮放在AI規模上通過三個協同層實現：一個系統互連架構（統一總線），一個近封裝光學引擎（Hi-ONE），以及封裝本身的拓撲重組（3D Folding）。

4.1 統一總線 - 一個τ優先的系統互連架構

傳統的多節點、多加速器架構通過多個疊加的協議傳輸數據：PCIe到主機，NVLink或私有架構在機箱內，以太網或InfiniBand在機箱間，以及上層的軟件棧遠程內存訪問。每一層都伴隨著協議轉換、額外串行化、額外的DMA緩沖和進一步的握手。每次轉換都增加延遲、降低可靠性并增加成本。

統一總線用一個單一的協議替換了這一堆棧，該協議在機箱內外無縫運行——一個完全點對點的架構，在整個系統中原生暴露內存語義。數據移動被簡化為內存語義層上的免轉換、點對點傳輸，硬件管理的一致性替代了軟件棧的消息傳遞。

實測收益約為兩個數量級：端到端的遠程訪問延遲從TCP/IP類堆棧典型的幾十微秒降至約100納秒——沿主要通信軸的系統τ減少了約500倍。在機架規模上，這使系統漸近地接近一個單一的、架構一致性的機器——內部稱之為“系統即單芯片”。

4.2 Hi-ONE — 封裝級光I/O

一旦通信延遲降低，下一個瓶頸便會浮現。在單個機架內增加芯片密度會將功率密度和可靠性推過極限——同時也會使電串行/解串器超出其能力范圍。在每顆AI芯片400Gb/s時，銅纜仍被良好理解和可靠。

在每顆芯片多達Tb/s數據傳輸時，銅纜在物理上變得不切實際：SerDes傳輸距離縮短，線纜變得笨重到無法安裝，面板安裝變得不可行，熱和電源傳輸余量耗盡。

華為半導體開發的方法是高密度光互連節點引擎 Hi-ONE，一個近封裝光學引擎，每個模塊提供8 Tb/s帶寬，與一顆AI芯片在單條光鏈路上的UB帶寬匹配。它將所需的SerDes傳輸距離從約100厘米縮短到約5厘米，消除了笨重的線纜，并將傳輸距離從不足1米擴展到100米，使分布式、千兆瓦級數據中心的密集互連在物理上成為可能。

Hi-ONE的設計理念本身也是一個τ縮放的論點。不同于采用重DSP來追求高信號保真度，Hi-ONE采用線性方法——一個模擬均衡增強型驅動器和跨阻放大器——并允許UB協議容忍故意放松的誤碼率。這種協議層與物理層之間的跨層權衡降低了功耗、成本和集成復雜度，并體現了τ優先方法論所獎勵的跨層權衡。

4.3 N2與N的困境，以及為何3D Folding不可避免

AI加速器不會止步于2.5D扇出的最深層原因是幾何上的，需要明確闡述，因為它決定了2030年后的路線圖。

在傳統的2.5D AI芯片中，邏輯芯片位于封裝中心，HBM堆棧和SerDes排列在其邊緣，電壓調節器環繞封裝。每個存儲信號、每個互連信號、每安培供電電流都必須穿越芯片邊緣才能到達內部的計算資源。如果芯片邊長為N，則：

?計算容量比例為N2（面積）。

?但內存帶寬、互連和功率傳輸-全部由2.5D扇出沿邊緣進行-僅縮放為N（周長）。

這些二次曲線和線性曲線之間不斷擴大的分歧構成扇出困境，它解釋了2.5D擴展的停滯，而不依賴于底層邏輯節點的攻擊性。沒有晶體管級別的改進可以彌補拓撲缺陷。

3D Folding通過將邊緣束縛的資源轉移到表面上解決了這一困境。供電（通過背面供電和集成電壓調節器）、高速內存（通過混合鍵合到邏輯）和光I/O（通過近封裝Hi-ONE）全部從周長遷移到垂直表面——一旦位于表面上，它們將按 N2 縮放，與計算能力的二次增長節奏匹配。封裝不再是一個邏輯芯片被存儲和SerDes的周長帶包圍；它變成了一個垂直集成的堆棧，其中存儲、互連、供電和邏輯共同縮放。

路線圖將此演進放置在一個明確的時間表上。大約到2030年，AI加速器（Ascend SuperPoD產品線——2025年的Ascend 910C、2026年的Ascend 950以及后續的990）將依賴成熟技術的組合：芯粒、2.5D扇出、以及通過微凸點和標準間距混合鍵合實現的3D堆疊。大約在2030年左右，Ascend 990將在AI加速器類別中引入LogicFolding，從那時起，3D Folding成為直到2035年α的主要載體。沿著這條路徑，預計到2035年硬件集成度將增長超過100倍，τ的減少分布在堆棧的每一層，而非集中于器件層面。

提要欄 B — AI系統規模下的τ

• UB遠程訪問延遲：~幾十微秒 → ~100 納秒（約500倍τ減少）

• Hi-ONE 每模塊帶寬：8 Tb/s（匹配每芯片UB帶寬）

• Hi-ONE SerDes傳輸距離：~100 厘米 → ~5 厘米；面板間距離：< 1米 → 100米

• 扇出困境：計算 ∝ N2，受周長限制的帶寬/IO/供電 ∝ N

• 3D Folding：將帶寬、光I/O和供電從邊緣重新定位到表面，恢復 N2 的對等關系

• 2026 → 2035 預計硬件集成度增長：>100倍

5. 邏輯與存儲：從解耦到再融合

τ縮放的一個含義值得單獨討論，因為其后果既是技術性的，也是產業性的。

在8086時代，行業通過標準化存儲總線有意地將處理器和存儲解耦。這種解耦允許兩個產業獨立發展：處理器性能沿著摩爾曲線快速進步，而存儲廠商則在其旁發展出一個龐大的獨立市場。

AI時代正在逆轉這種解耦。計算密度的持續擴張正將存儲帶寬、延遲、功耗和封裝推向極限。HBM、混合鍵合和3D堆疊SRAM是一個基本事實的癥狀：對于現代AI工作負載，數據移動與計算本身同樣關鍵，邏輯和存儲正再次被推向緊密的物理集成。隨著它們融合，供應鏈中的影響力平衡正轉向存儲和封裝廠商。

技術方向是明確的，但經濟的解決方案尚未確定。在AI硬件時代，持久的成功將屬于那些能夠在技術上融合邏輯與存儲，并建立經濟伙伴關系使兩個產業都能長期分享融合利益的企業。這不僅僅是一個研究問題；這是行業在未來十年需要解決的一個結構性問題。通過使每一層分離的跨層成本變得可見，τ縮放確保這個問題無法再被推遲。

6. 開放挑戰

將τ縮放描述為一個已完成的系統將具有誤導性。幾個實質性問題仍然開放，在此明確指出，既是為了突出正在進行的工作，也是為了邀請合作。

工具鏈和方法論。今天的EDA是為一個區域、時序和功率沿三個單獨的軸進行優化的時代而開發的，系統τ作為殘差出現。全尺寸LogicFolding要求工具鏈將多個堆疊芯片視為單個連續設計實體-以單元粒度而不是塊粒度劃分邏輯，在統一的成本函數下放置在整個卷上，并在垂直互連寄生、KOZ排除和晶圓間工藝變化以傳統2D訓練工具無法充分解決的方式交互的芯片間路徑上執行時序閉合。已經開發了初步的內部工具，產生了有用的結果，方法細節將在未來幾個月內公布。τ-原生工具鏈-開放的、多物理的和3D原生的-是下一個十年最重要的單一促成投資。

晶圓間工藝變異。LogicFolding鍵合來自可能不同批次——在某些情況下不同節點——的晶圓。晶圓間在閾值電壓、驅動電流和互連RC上的變異遠大于晶圓內變異，對時鐘分配和保持時間余量影響最大。智能冗余、自適應補償和τ感知的簽收流程是應對措施的必要組成部分。

垂直互連開銷。每個混合鍵合和每個TSV都會帶來有限的電阻和電容懲罰，而且TSV的KOZ會擠占標準單元。因此，必須通過簡單的不等式逐層證明LogicFolding的合理性：

τ 收益 ( 有效硅面積 + 線長縮減 ) > τ 懲罰 ( 垂直互連RC )

對于移動關鍵路徑和存儲，此閾值已被跨越；閾值是工作負載特定的，其邊界將隨著鍵合間距的縮小而移動。

能量。τ是時間定律，而不是焦耳定律。一個運行速度快10倍但功耗高10倍的超級節點違反了無縮放原則，但超過了電網容量。因此，τ擴展需要一個能量伴侶：消除堆棧開銷的內存語義結構、將每比特皮焦耳減少幾個數量級的近/共封裝光學器件、背面功率傳輸、內存中/近內存計算，以及用τ余量換取功率的有紀律的實踐（數據中心規模的DVFS——與智能手機電池壽命相同的機制）。

基準測試。行業當前的性能基準測試——Linpack、MLPerf、SPEC——是為每個工作負載使用單個標量就足夠的時代設計的。一個τ縮放的行業需要τ概貌基準測試——向量形式，能揭示系統每一層的主導τ以及該層剩余的余量。占主導地位的τ層，根據定義，就是下一個投資目標。

7. 六年已過，十年展望

在2020年5月至2026年5月期間，華為半導體設計并實現了381款芯片的量產，服務于移動、AI、汽車、工業和基礎設施市場。在整個產品組合中，τ縮放的理論得到了驗證：

• 在器件和電路層面，晶體管密度已從155 MT/mm2提升，預計到2031年達到400+ MT/mm2。

• 在芯片層面，LogicFolding已在領先的移動SoC上證明，在固定器件節點上，關鍵路徑頻率、能效和密度可以繼續進步。

• 在系統層面，統一總線和Hi-ONE已證明，數百微秒的通信τ可以壓縮到數百納秒，多機架AI集群可以像一臺單一的一致性機器一樣運行。

展望未來，預計CPU性能核心頻率到2029年將達到4GHz及以上，麒麟SoC在典型使用下的效率預計在三到五年內翻倍以上，AI硬件集成度預計到2035年增長超過100倍。超越任何單個產品的更深層主張是方法論的。τ縮放是自Dennard縮放以來第一個為整個堆棧提供共享優化目標的縮放原則。它向工藝技術專家、電路設計師、架構師、系統工程師和軟件團隊發出信號：這些社區現在正在用相同的單位和術語優化同一個量，任何單一層次的改進必須傳播到系統τ才算有效。它還向行業戰略家和資本配置者表明，下一美元應該遵循τ，而不是節點——競爭績效不再需要永遠停留在光刻技術的前沿，封裝、內存帶寬和結構設計現在占據了前沿邏輯節點之前所擁有的戰略權重。

對于一代被教導將“摩爾定律”等同于“進步”的工程師來說，這是一個艱難的轉變。幾何時代事實上已經結束；否認這一事實不是可行的策略。通過微型化加速的時代，正在讓位于通過多層電子系統中的τ優化實現加速的時代——而在未來六到十年內采用τ作為主要目標的企業、研究團體和生態系統，將決定此后十年的計算形態。

未來十年的工作范圍已經劃定。許多開放問題依然存在，沒有任何單一組織能夠獨自解決——工具鏈、標準、基準、器件物理和經濟模型都需要來自任何單一公司之外的力量做出貢獻。因此，本文既是一份來自實踐領域的報告，也是一份邀請。

前方的路線圖要求很高，但方向是明確的。

作者：何庭波，華為的半導體業務負責人。她領導的團隊在2020年至2026年間設計并實現了381款芯片的量產，涵蓋移動、AI、汽車和基礎設施市場，并且是本文所述τ縮放方法論以及LogicFolding、統一總線和Hi-ONE技術的源頭。 致謝：本文基于華為半導體及其晶圓廠、設備、EDA和系統合作伙伴生態系統中成千上萬名工程師六年的工作。作者感謝那些以耐心使這項工作成為可能的客戶。 參考文獻

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