通往更高性能未來的道路并非只有一條。

大語言模型的狂熱追捧，正推動AI級數(shù)據(jù)中心迎來爆發(fā)式擴張。新建與規(guī)劃中的數(shù)據(jù)中心項目似乎遍地開花。伴隨這場建設熱潮，行業(yè)面臨著巨大壓力：需要更強的算力、更低的單次推理能耗，以及機架級更高的可靠性。承載這一性能的服務器板卡依賴GPU、AI加速器與 CPU。這些芯片已從單一單片架構，演進為采用先進封裝技術組裝的多芯片系統(tǒng)。如今，催生多芯片架構的同一股壓力，正推動這類封裝方案變得尺寸更大、功耗更高、結構更復雜。

對于這類系統(tǒng)級封裝（SiP）而言，數(shù)據(jù)中心運營商所關心的性能指標，帶寬、時延、功耗與可靠性，越來越不由芯片裸片本身決定，而是由承載、互聯(lián)并為其散熱的先進封裝技術主導。這一壓力正迫使先進封裝拿出可靠的技術路線圖，以支持更多芯片、更高速度，并持續(xù)解決熱學與力學問題。

技術路線的十字路口

隨著路線圖逐漸清晰，一個事實日益明確：通往更高性能未來的道路并非只有一條。相反，我們正走到一個十字路口，面前延伸出數(shù)條截然不同的分支。每條路線各有優(yōu)劣，也將分別影響后續(xù)GPU、加速器與CPU的系統(tǒng)劃分方式及供應鏈布局。系統(tǒng)設計人員必須了解可選方案，并在設計規(guī)劃早期就做出兼顧封裝特性的決策。

本文對比了目前已成為重要候選方向的四條技術路徑：CoWoS 技術路線、轉向 CoPoS、導入玻璃芯面板基板、采用晶圓基板直貼平臺 PCB（CoWoP），省去有機基板環(huán)節(jié)，并將分析每種方案的適用場景，以及設計團隊如何在生態(tài)演進過程中保留技術選擇空間。

CoWoS：成熟可靠，但約束明顯

當前搭載HBM的多芯片AI加速器，主要基于CoWoS制造。硅中介層采用傳統(tǒng)前道與后道工藝在 300mm 晶圓上制作，通過高密度重布線層（RDL）實現(xiàn)邏輯芯片與多組HBM堆棧間數(shù)千個細間距連接，并通過硅通孔（TSV）將電源與信號傳輸至有機基板。

其工藝流程已十分成熟：裸片在中介層晶圓上貼裝鍵合，晶圓被切割為大尺寸矩形中介層，圓形晶圓邊緣的廢料區(qū)域則被舍棄。隨后，芯片 - 中介層組件被貼裝在高性能有機基板上（通常采用味之素積層膜 ABF 材質(zhì)），該基板承擔粗線路由功能，并提供連接至 PCB 的焊球；頂部再裝配均熱板與散熱方案，完成整座封裝堆疊。

這種架構天然形成三類互聯(lián)層級：速度極快、密度極高的片上布線；速度與密度次之的硅中介層互聯(lián)；速度相對較慢、布線稀疏的有機基板與 PCB 互聯(lián)。系統(tǒng)架構師需要統(tǒng)籌這三個域，在不同裸片間劃分功能，并決定哪些信號保留在片上、哪些跨越中介層、哪些穿過基板，以滿足帶寬、時延與功耗目標。

CoWoS 已量產(chǎn)多年，被視為成熟、低風險技術，也是當前絕大多數(shù)旗艦AI加速器與高端網(wǎng)絡專用 ASIC 的基礎方案。但其首要約束在于中介層尺寸。主流 CoWoS?S 的中介層受光刻機曝光視場（reticle）限制，目前最大可支持約三倍視場尺寸，面積接近 2700mm2。超出這一范圍，則需要采用 CoWoS?L 或 CoWoS?R 等更復雜方案，從而增加工藝復雜度與成本。

第二項約束來自幾何結構。大尺寸矩形中介層需從圓形晶圓上切割，即便精心排布芯片，晶圓邊緣仍有相當一部分面積無法形成可用中介層。實際應用中，僅有約三分之二的理論晶圓面積可轉化為大尺寸、高品質(zhì)中介層裸片。

該技術性能優(yōu)異，但資本投入高、產(chǎn)能受限。代工廠已大舉投資提升 CoWoS 產(chǎn)能，可來自AI加速器與其他多芯片系統(tǒng)的需求仍在持續(xù)追趕。對許多項目而言，問題不再是 CoWoS 技術上是否適用，而是能否以合適成本、按期獲得足夠產(chǎn)能。

CoPoS：另一條技術路徑

一個被提出的替代方案是芯片 - 面板 - 基板封裝（CoPoS），一種面板級扇出封裝技術。從概念上看，CoPoS 將 CoWoS 思路從圓形晶圓擴展至矩形面板。根據(jù)供應商與工藝不同，當前路線圖中的面板尺寸約在 300×300mm 至 500×500mm 區(qū)間。

從系統(tǒng)角度看，其核心優(yōu)勢在于面積利用率。大尺寸矩形芯片可在矩形面板上自然排布，相比圓形晶圓產(chǎn)生的無效區(qū)域大幅減少。對于逼近 CoWoS?S 極限的超大尺寸AI封裝，這部分額外可用面積可直接轉化為單載體產(chǎn)出更多封裝數(shù)量，以及單位有效面積中介層/扇出區(qū)域成本更低。

圖1 CoWoS和CoPo的區(qū)域利用情況

基于有機或玻璃載體的面板級工藝已可實現(xiàn) 3–5μm 線寬/線距的重布線層，研發(fā)方向正朝著更精細尺寸推進。這一水平雖不及最先進的硅中介層布線，但只要合理選擇凸點間距與接口寬度，已足以滿足多數(shù)邏輯芯片搭載HBM的架構需求。

其代價在于成熟度。CoPoS 需要全新設備、新型物料處理方式與全新良率積累過程。公開路線圖與行業(yè)報告顯示，其試產(chǎn)線將在本世紀中葉前后落地，大規(guī)模量產(chǎn)則更接近 2030 年。這使 CoPoS 成為中期選項：對需要超大扇出面積、且產(chǎn)品上市窗口可與之匹配的設計頗具吸引力，但暫無法作為近期高風險旗艦產(chǎn)品的直接替代方案。

玻璃芯面板：基板升級方案

與此同時，基板行業(yè)正研發(fā)玻璃芯面板基板。相比有機芯材，玻璃具備多項突出優(yōu)勢。更優(yōu)異的尺寸穩(wěn)定性與更低翹曲度，有助于大尺寸面板對位與良率提升；低介電損耗，對吉比特乃至數(shù)十吉比特高速鏈路意義重大；可在芯材雙面實現(xiàn)細間距 RDL，并通過玻璃通孔（TGV）實現(xiàn)互聯(lián)。

設備與材料廠商已公布玻璃基板路線圖，其線寬/線距將進入微米級低端區(qū)間，面板尺寸與前述面板級扇出方案相近。實際上，玻璃芯材可將部分 “類中介層” 布線密度直接集成在基板內(nèi)部。

圖 2：基板中玻璃芯材與替代材料對比表

對系統(tǒng)與芯片設計人員而言，玻璃基板開辟了多種可能：在部分 2.5D 封裝中，將更多布線轉移至玻璃芯，減少甚至省去獨立硅中介層；在玻璃芯上方整合面板級扇出技術，打造超大尺寸AI或網(wǎng)絡封裝，同時避免將 CoWoS?S 推向性能舒適區(qū)之外；在封裝級為小芯片、SerDes 或射頻功能提供低損耗高頻通路。

玻璃基板并非無成本升級。它需要特殊成型工藝、不同的搬運與加固方式，以及全新檢測方案。現(xiàn)有有機芯產(chǎn)線折舊已完成，對多數(shù)產(chǎn)品仍具競爭力。實際應用中，玻璃基板很可能率先出現(xiàn)在最高端、對帶寬需求最迫切的系統(tǒng)中，隨后隨產(chǎn)能提升與成本下降逐步普及至更廣泛市場。

CoWoP：封裝與主板合二為一

晶圓基板直貼平臺 PCB（CoWoP）是四條路線中最具顛覆性的方案。該方案不再將硅中介層或扇出組件貼裝在有機封裝基板上，而是將整座結構直接貼裝在高密度印制電路板上。堆疊結構中的 ABF 或 BT 基板被徹底省去。

圖3：Chip-on-Wafer-on- Platform-PCB (CoWoP)

要實現(xiàn)這一方案，PCB 必須向基板特性靠攏：需要線寬/線距達 15–20μm 的超高密度板、多次壓合工藝，以及經(jīng)過精細選材的材料以控制翹曲與熱膨脹系數(shù)（CTE）。這與當前主流服務器主板相比有顯著提升，但隨著 PCB 技術進步并非無法實現(xiàn)。

若 CoWoP 能在大尺寸中介層或扇出組件直貼主板的場景下實現(xiàn)穩(wěn)定良率，其優(yōu)勢顯而易見：層疊更少、組裝步驟更少、從芯片到系統(tǒng)的鏈路更短。它還將把更多價值與創(chuàng)新轉移至 PCB 制造商，有望重塑先進封裝供應鏈格局。

其風險在于，CoWoP 將多項高難度挑戰(zhàn)，精細線路 PCB 制造、大尺寸主板平整度、大電流供電、先進檢測，壓縮在一套高度緊湊的堆疊方案中。目前，它仍更接近概念與早期演示階段，遠未達到大規(guī)模量產(chǎn)水平。設計人員應將其視為長期選項，而非 CoWoS 或 CoPoS 的即時替代方案。

圖 4：CoWoP 未來有望成為先進封裝的主流技術

選擇技術路徑，而非唯一贏家

面對這些分化的路線，人們很容易追問哪條會 “勝出”。更現(xiàn)實的看法是：四種方案將長期共存，分別服務于不同細分市場：當需要最小化項目進度與技術風險時，CoWoS 仍是旗艦AI加速器與高端網(wǎng)絡 ASIC 的默認選擇；待面板級工藝實現(xiàn)量產(chǎn)驗證且產(chǎn)能到位后，CoPoS 將成為超大尺寸、高帶寬封裝的優(yōu)選；玻璃芯面板可作為基板升級路線，在特定應用中補充或部分替代硅中介層；待超高密度 PCB 制造與檢測技術成熟后，CoWoP 最終有望為量產(chǎn)型系統(tǒng)提供簡化、高性價比路徑。

而多數(shù)企業(yè)同樣不會將全部賭注押在單一分支上，而是對產(chǎn)品組合進行分層布局：頂級產(chǎn)品繼續(xù)沿用 CoWoS，直至面板級替代方案明確成熟；中端加速器與專用數(shù)據(jù)中心芯片可更早轉向 CoPoS 或玻璃芯基板，這類場景下封裝成本比極致互聯(lián)密度更關鍵；邊緣 AI、消費電子與汽車產(chǎn)品可在主板生態(tài)成熟后探索類 CoWoP 工藝，利用其簡化組裝與薄型堆疊優(yōu)勢。

設計團隊該如何做？

在生態(tài)持續(xù)演進的過程中，架構與物理設計人員可通過幾項務實舉措降低未來風險。首先是接口設計兼顧封裝特性，但不與單一封裝綁定。布局規(guī)劃、凸點分布與接口間距設計應同時支持中介層與面板級基板，避免大規(guī)模返工。杜絕僅適用于單一工藝的設計假設。

其次是盡早開展多堆疊方案仿真，CoWoS、CoPoS、玻璃芯與 CoWoP 各自擁有不同的熱傳導路徑、力學特性與供電網(wǎng)絡。在封裝方案鎖定前，對多種候選堆疊進行系統(tǒng)級分析，可提前驗證可行性并定位真實瓶頸。

第三是構建覆蓋全供應鏈的合作關系，代工廠、外包封測服務商（OSAT）、基板廠商、面板廠與 PCB 供應商的推進節(jié)奏各不相同。產(chǎn)能獲取與早期信息往往比路線圖上的品牌標識更重要。廣泛的合作伙伴網(wǎng)絡能讓設計團隊在技術與需求變化中擁有更大回旋余地。

先進封裝已不再只是后端環(huán)節(jié)：它是系統(tǒng)架構、成本結構與上市時間的核心組成部分。好消息是，我們的選擇越來越多，而非越來越少。若設計之初便預留選項、保持路線圖靈活，眼前的技術分叉將成為差異化競爭的機遇，而非阻礙創(chuàng)新的約束。

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