鑒相/鑒頻器(PFD)入門

本文將了解如何用鑒相/鑒頻器（PFD）替代普通鑒相器，以擴展鎖相環（PLL）的捕獲范圍。

在學習鎖相環（PLL）基礎原理時，我們通常從鑒相器如何引導環路實現鎖定開始講起。但在實際應用中，許多 PLL 電路都會選擇鑒相 / 鑒頻器（PFD），而非單純的鑒相器。PFD 是一種常用的時序邏輯電路，能夠同時檢測兩路輸入信號的相位差與頻率差。正如本文將要介紹的，它比僅檢測相位差的電路擁有更寬的捕獲范圍。

普通鑒相器的捕獲范圍受限

圖 1 采用普通鑒相器的基本 PLL 架構

檢測輸入（參考）信號與 VCO 輸出之間的相位差，是 PLL 工作的核心環節。在筆者關于 PLL 設計的系列文章中，鑒相器也一直是各類架構的必備部分。但需要重點注意：普通鑒相器會限制環路的捕獲范圍。也就是說，若使用單純鑒相器，當 VCO 輸出頻率與輸入頻率相差較大時，環路可能無法鎖定。

為理解這一局限，以吉爾伯特單元鑒相器為例。該鑒相器會在輸出端產生差頻信號。當 較大時，該信號會被后級低通濾波器大幅衰減。
與 相差越遠，濾波器的衰減作用就越明顯，導致環路難以檢測到頻差。本質上，當 與 偏離過大時，低通濾波器輸出的信號過弱，無法驅動 VCO 向正確方向調整。

改用鎖頻環（FLL）如何？

由于在輸入頻率相差較大時，普通鑒相器幾乎無法提供有效信息，因此不能保證環路一定能鎖定。想要擴大捕獲范圍，就需要一種能夠檢測輸入頻差的電路，如圖 2 所示。

圖 2 鎖頻環（FLL）結構

可以看到，該環路使用頻檢測器而非鑒相器。它與低通濾波器共同生成反映 與 差值的直流信號。這樣一來，即便 與 相差很遠，VCO 也會被驅動，逐步縮小頻差。

但頻檢測器存在一個關鍵缺陷：無法保證最終 與 完全相等。這可能由環路增益有限，或頻檢測電路內部失調引起。其特性類似于單位增益反饋運放：受限于有限開環增益與運放固有失調，輸入電壓差無法被徹底歸零。

實現頻率完全相等，仍需鑒相器

圖 1 采用鑒相器的結構，更接近讓輸入與輸出頻率完全一致。但這并不意味著頻差能嚴格歸零。環路穩定后，輸入與輸出相位之間可能存在一個微小的恒定相位差 ：

等式 1

盡管存在恒定相位差，圖 1 電路仍能保證輸入頻率 與輸出頻率 相等。這一點可從 “瞬時頻率為相位對時間的導數” 理解：由于 是常數，對等式 1 求導后該項消失。

因此，即便輸入與輸出信號存在恒定相位差，電路仍可實現頻率相等。換句話說：相位鎖定時，頻率必然相等。

總結來看：頻檢測器雖能擴展捕獲范圍，卻無法讓輸入輸出頻率嚴格相等；要實現這一點，必須依靠鑒相器。
因此，環路需要一種特殊電路：頻率相差時作為頻檢測器，頻率相同時作為鑒相器。這種電路就是本文接下來要介紹的鑒相 / 鑒頻器（PFD）。

鑒相 / 鑒頻器（PFD）基礎

圖 3 為一種經典 PFD 實現電路。它由兩個 D 觸發器與一個反饋結構的與門組成，用于產生復位信號。

圖 3 鑒相 / 鑒頻器（PFD）電路

兩個觸發器的數據端（D 端）始終接高電平。標記為 R 的是參考輸入，V 為 VCO 輸出信號，分別接入兩個觸發器的時鐘端。一個觸發器輸出記為 Up，另一個輸出記為 Dn（Down）。

當 R 或 V 出現上升沿時，對應觸發器輸出置高。若 Up 與 Dn 同時為高，與門將觸發復位，使兩個輸出同時變低。

輸入頻率相同時的典型波形

圖 4 為兩路輸入頻率相同、且 R 相位超前 V 時的 PFD 典型波形。

圖 4 同頻且 R 超前 V 時的 PFD 波形

由于 R 上升沿先到來，上方觸發器先輸出高電平，并一直保持到 V 上升沿觸發 Dn 輸出，隨后復位生效。可以看到，Dn 輸出脈沖非常窄，因為它一旦變高就會立即觸發復位通路。

圖 5 為 V 相位超前 R 時的典型波形。

圖 5 V 超前 R 時的典型波形

Up 有效，代表 VCO 頻率滯后于輸入信號，需要提升頻率，如圖 4 所示。
Dn 有效則相反，指示環路應降低 VCO 頻率，如圖 5 所示。
通過 Up 或 Dn 有效，PFD 可以給出相位誤差的方向信息。

有效輸出的脈沖寬度，則反映了相位誤差的大小。
當 R 與 V 完全同相時，兩個觸發器會同時置高并同時復位，產生如圖 6 所示的窄脈沖。

圖 6 R 與 V 完全同相時的典型波形

PFD 的最終輸出由 Up ? Dn 得到。圖 7 展示了一種用運放減法器實現最終輸出的典型結構。

圖 7 集成運放減法電路的 PFD

由于最終輸出是 Up 與 Dn 的差值，理想情況下，同相時產生的窄脈沖對電路性能應無影響。但在實際電路中，這些窄脈沖仍會導致 VCO 控制電壓上的紋波增大。

輸入頻率不同時的典型波形

接下來看參考頻率高于 VCO 頻率（> ）的情況，典型波形如圖 8 所示。

圖 8 時的 PFD 波形

可以觀察到：頻率更高的輸入上升沿會不斷觸發 Up 輸出，并持續到低頻輸入的上升沿到來才復位。Up 的占空比直接反映了兩路輸入的頻差大小。
若，則 Dn 會持續有效，指示應降低 VCO 頻率以實現鎖定。
這說明該電路既能檢測相位差，也能檢測頻率差。

PFD 的輸入輸出特性

PFD 的平均輸出（即 Up 與 Dn 的差值）是輸入相位差的函數，特性曲線如圖 9 所示。

圖 9 PFD 的輸入輸出特性

其線性工作范圍達到 4π 弧度（±2π），恒定增益為：

等式 2

該增益與 RS 觸發器型鑒相器相同。從圖 9 可以明顯看出，為獲得最大鎖定范圍，鎖定點必須設在 0° 位置。

總結

PFD 的線性范圍為 ±2π 弧度。
在環路啟動的瞬態階段，它作為頻檢測器工作，將 VCO 頻率拉向輸入頻率；
當兩路頻率足夠接近后，它又切換為鑒相器，實現環路相位鎖定。
這一特性解決了普通鑒相器捕獲范圍有限的問題，確保 PLL 能夠可靠鎖定。

如需深入學習采用 PFD 的鎖相環設計，推薦閱讀以下兩本經典著作：

1. "Design of CMOS Phase-Locked Loops From Circuit Level to Architecture Level" by Behzad Razavi.

2. "Phase-locked Loop Circuit Design" by Dan H. Wolaver.

原文：

https://www.allaboutcircuits.com/technical-articles/introduction-to-phase-frequency-detectors

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