硬件工程師必背：SI/PI設計高頻問題一次講清

SI（信號完整性）和PI（電源完整性）這兩個話題，做硬件的工程師肯定不陌生。高速設計做多了你就會發現，很多看起來稀奇古怪的問題，歸根結底都是SI或PI沒處理好。今天就把實戰中經常碰到的高頻問題梳理一遍，都是實打實的干貨。

一、信號完整性（SI）那些事兒1. 反射問題到底怎么處理

說起反射，做高速設計的工程師肯定不陌生。啥是反射？簡單講就是信號在傳輸過程中遇到了阻抗不匹配的地方，一部分信號被彈回來了。這個問題在DDR、Serdes這些高速接口上特別常見。

按我的經驗，反射產生主要有三個原因：阻抗不連續、過孔和連接器、端接不合理。你看到波形有振鈴、邊沿抖動、臺階這些現象，十有八九就是反射在作怪。

實戰怎么處理？第一，優先保證傳輸線的阻抗連續性。微帶線、帶狀線的寬度計算一定要準，參考平面要完整。第二，高速信號換層記得加伴地孔，而且要靠近過孔。第三，端接方式要選對：串聯端接適合短距離，并聯端接適合長距離，總線型信號常用末端并聯。

串擾就是相鄰的信號線之間互相"勾搭"，本來走這根線的信號跑到另一根線上去了。在PCB布線密度高的情況下，這個問題特別頭疼。

說起來，串擾的大小跟線間距、走線長度、耦合長度關系很大。3W規則大家都聽過，就是信號線中心到中心間距要大于3倍線寬，這樣串擾能降低70%左右。重要信號之間最好包地或者拉地線隔離，走線盡量短。

降串擾的幾個實用技巧差分對內要緊耦合，對外要松耦合；敏感信號跟干擾源之間加大間距；高速信號不要走在連接器引腳相鄰的位置；層間串擾比同層小很多，條件允許的話把高速信號放內層。

很多新手只看眼圖，其實時序裕量才是關鍵。數據眼圖看著挺好，但Setup/Hold時間可能已經快掛不住了。

我建議大家在做高速設計的時候，一定要在原理圖階段就算清楚走線延時、時鐘偏斜、建立保持時間裕量。DDR的地址線、數據線分組等長只是基礎，關鍵是分組內的匹配精度要滿足要求。一般DDR4數據線組內等長控制在5mil以內，地址命令控制線相對時鐘等長控制在20mil以內。

二、電源完整性（PI）核心要點1. PDN設計到底要關注啥

電源完整性說白了就是讓芯片的電源腳得到"干凈穩定"的供電。很多問題看似是信號問題，實際上是電源問題，特別是電流大、頻率高的場景。

按我的經驗，PDN設計要關注三個層次：芯片電源引腳到PCB平面、平面到VRM、整個系統的電源架構。每個層次的要求不一樣，芯片端要求低阻抗、VRM端要求快速響應、架構層面要求合理分配。

2. 去耦電容怎么擺才有效

去耦電容這個問題，很多人知道要擺，但不一定擺對了。常見的問題有：電容距離芯片太遠、多種電容混在一起隨便擺、走線太細太長。

正確的擺法是這樣的高頻小電容要緊靠芯片電源引腳，越近越好；不同容值的電容要均勻分布在芯片周圍；電源引腳fanout的過孔要短粗，減少寄生電感；去耦電容的地過孔要和電源過孔配對走，電流回路要小。

電源完整性里有個概念叫諧振點，就是平面電容和過孔電感形成的諧振頻率。如果芯片的工作頻率剛好落在諧振點上，電源噪聲會被放大，EMI問題也會更嚴重。

其實我們做設計的時候，一般會通過仿真來找到諧振點位置，然后有針對性地加電容或者調整布局。但實際項目中，很多東西是需要在板子回來后用網絡分析儀去測的，仿真只能作為參考。

這里要提個醒

很多工程師習慣在芯片周圍密密麻麻擺一堆去耦電容，覺得擺得越多越安全。其實不是的，電容太多反而可能引入更多諧振點，而且占用布線空間。數量和位置都要根據仿真和測試結果來定。

三、SI/PI聯合仿真怎么做1. 仿真的時機很重要

很多人等板子回來了才發現問題，這時候改版成本就高了。按我的經驗，原理圖設計階段就要開始做PDN預算分析，布局布線階段要進行SI檢查，布線完成后做完整的通道仿真。

2. 模型從哪來

仿真結果的準確性很大程度上取決于模型質量。芯片IBIS模型可以從廠商官網下載，阻焊、走線的參數要按實際板材來設置。說起來，有些小廠的芯片可能沒有IBIS模型，這時候可以用經驗值估算，保守一點設計。

3. 仿真結果怎么看

仿真報告拿到手，重點看這幾個指標：眼圖裕量、插入損耗、回波損耗、串擾、電源紋波。眼圖Margin一般要大于20%，插入損耗在奈奎斯特頻率處要小于-10dB，電源紋波要控制在芯片規格的1/3以內。

仿真和實測的關系仿真永遠不可能完全準確，但能幫你發現大部分問題、縮短調試周期。實際項目中，建議仿真和實測結合著來，用示波器、TDR、網絡分析儀驗證仿真結果，逐步校準仿真模型。

有些項目為了成本用普通FR4，高速信號一跑起來問題一堆。高速板材雖然貴一點，但能減少你后面調試的時間，實際上是省錢的。我建議5Gbps以上的信號用Mid-loss以上的板材，10Gbps以上用Low-loss板材

2. 生產加工的公差要考慮

設計的時候阻抗算得再好，生產出來可能有偏差。線寬、層壓厚度、介質常數都有公差，理論上一條線阻抗50歐姆，±10%的誤差可能讓它跑到45-55歐姆。建議在設計階段就把阻抗波動范圍算進去，留夠余量。

3. 封裝和引腳別忽略

很多人只看走線，但芯片的封裝、連接器的引腳結構對高速信號影響也很大。QFN封裝的地焊盤、連接器的針腳分布，都會影響阻抗連續性。在芯片選型和方案設計階段就要把這些因素考慮進去。

一個經常被忽略的點

測試方法也會影響結果。用示波器測高速信號的時候，探頭和接地線要短，否則你測到的可能是探頭的諧振而不是真實信號。有條件的話用同軸探頭或者焊接式探頭，能獲得更準確的測量結果。

最后說一句

好了，今天跟大家聊了聊SI/PI設計中幾個高頻碰到的問題，都是實戰經驗的總結，沒有太多理論東西，希望能對大家有幫助。

其實高速設計這東西，經驗比理論重要，但扎實的理論基礎能幫你更快地分析和解決問題。建議大家平時多看看芯片的datasheet和design guide，很多廠商都提供了詳細的設計指南，這些才是最有價值的參考資料。