文：董指導

2026國際電路與系統研討會25日在上海舉行，華為公司董事、半導體業務部總裁何庭波在題為《半導體新路徑探索與實踐》的主旨演講中，正式發表“韜（τ）定律”。

在過去六年的實踐中，基于韜(τ)定律，華為已成功設計并量產了381款芯片，廣泛覆蓋了千行百業的需求。其中，將于2026年秋季面世的麒麟芯片，率先采用了邏輯折疊技術，性能大幅提升。

預計到2031年，基于韜(τ)定律的高端芯片晶體管密度將達到1.4納米制程的同等水平。

通過八個問題，來簡要了解下韜定律。

Q1：什么是韜定律？它與主導半導體產業半個世紀的摩爾定律有什么區別？

摩爾定律的核心是“幾何縮微”，即通過不斷縮小晶體管的物理尺寸來提升密度和性能，但目前已面臨物理極限和成本爆炸的雙重挑戰。

“韜定律”則是一次范式革命，其核心是“時間縮微”，即在不依賴極限縮小晶體管尺寸的前提下，通過系統性降低信號傳播的時間常數（τ），來等效提升晶體管密度和系統性能。

韜定律力圖突破“卡脖子”。在EUV光刻機和先進制程受限的背景下，“韜定律”是在受約束條件下的工程級解法。

它將傳統的“壓縮晶體管尺寸”路徑切換為“壓縮電路設計路徑”，使得在現有成熟工藝底座（如14/7nm）上，能夠打出等效于先進制程（如7/5nm）的實際性能，從而繞開物理制程的封鎖。

韜定律”不是取代“摩爾定律"，而是在地緣政治約束下為中國半導體提供了一條"自立自強"的路徑。如果這條路走通了，全球半導體產業的"中心-外圍"格局可能被改寫——中國不再是只能做"落后兩代"的芯片，而是可能在特定性能維度上實現"等效對標"。

Q2：韜定律的整體優化體系是什么？

華為提出了“邏輯折疊(LogicFolding)”等核心技術，構建了貫穿器件、電路、芯片到系統層面的多層級協同優化體系。該體系以系統性降低時間常數τ為目標，旨在驅動各層級性能、能效、晶體管密度的持續提升：

• 器件層面：通過優化晶體管和互連電阻及寄生電容，從物理底層最大限度縮微器件級時間常數τ；

• 電路層面：通過邏輯折疊技術突破傳統平面布局的物理邊界，顯著縮短關鍵路徑的走線長度并有效降低信號傳播的電阻和電容負載，實現晶體管密度和電路性能大幅提升；

• 芯片層面：通過“軟件、架構、芯片”的全棧軟硬芯協同設計，基于實際工作負載實現指令流和數據流的細粒度控制，提高系統級并行度和效率，大幅降低端到端執行時間；

• 系統層面：定義靈衢總線，重構計算系統互聯協議，實現超節點的統一內存編址和原生內存語義，大幅降低系統通信時延。

器件層是必經之路但天花板有限；電路層是核心差異化；系統層是長期戰略壁壘。最理想的路徑是：器件層做到"不拖后腿"，電路層實現"局部領先"，系統層構建"生態護城河"。

Q3：邏輯折疊技術是什么？和先進封裝有什么區別？

邏輯折疊的本質，是把傳統平面布局的電路"折"成多層立體結構，像“折紙”一樣將電路在三維空間中“折疊”起來。使原本需要繞遠路的信號路徑被大幅縮短，從而降低走線延遲和寄生效應。

該技術顯著縮短了關鍵路徑的走線長度，有效降低了信號傳播的電阻和電容負載，從而大幅壓縮信號時延（降低時間常數τ）。在同等面積下，能夠實現晶體管密度和電路性能的大幅躍升，預計到2031年可等效達到1.4納米制程的密度水平。

先進封裝（特別是3D混合鍵合技術）則是實現邏輯折疊的底層物理制造支撐。

邏輯折疊并非傳統3D封裝的簡單物理堆疊，而是貫穿器件、電路、芯片到系統層面的全棧同步整合。

比較維度

邏輯折疊技術 (Logic Folding)

先進封裝技術 (Advanced Packaging)

產業定位

電路設計與架構方法論。屬于前端設計層面的系統性重構。

物理制造與集成工藝。屬于中后端制造與封測層面的物理實現手段。

核心目標

核心是“壓時間”。以系統性降低時間常數（τ）為目標，追求極致的信號傳輸速度和等效晶體管密度。

核心是“降成本與異構集成”。通過提升良率、降低單片制造成本，實現不同工藝節點/材質芯片的集成。

技術范圍

全棧協同。貫穿器件材料響應、EDA電路設計、芯片架構到系統互聯（如靈衢總線）的同步整合。

局部物理連接。主要聚焦于TSV（硅通孔）、RDL（重布線層）、微凸塊及混合鍵合等物理連接技術。

二者關系關系

需求方/頂層設計。邏輯折疊對底層的研磨拋工藝、材料響應速度提出了遠超傳統封裝的嚴苛要求。

供給方/底層支撐。3D混合封裝工藝是彌補先進制程受限、實現邏輯折疊不可或缺的物理底座。

Q4：“靈衢”總線如何配合“韜定律”打破大規模集群的通信瓶頸？

針對AI數據中心，“韜定律”在系統層的落地體現為“靈衢（Unified Bus）”總線技術。

核心邏輯是“用網絡補物理，用集群補單芯片”。它通過徹底重構計算系統的互聯協議，將數萬張算力卡在邏輯上融合成“一臺超級計算機”，通過系統性降低通信時間常數（τ），成功打破了傳統AI集群面臨的“通信墻”與“內存墻”瓶頸。

統集群通信高度依賴以太網或PCIe等復雜協議，存在嚴重的協議轉換損耗、中心化調度擁塞以及長尾延遲問題。靈衢總線通過以下四大底層機制實現了架構的降維打擊：

核心機制

技術原理與突破點

解決的通信瓶頸

協議歸一 (統一語言)

摒棄傳統數據中心繁雜的協議（PCIe、NVLink、以太網等），為所有硬件建立統一的“算力普通話”。每個處理單元內置UB Controller，實現數據“行李直掛”，中間交換機無需解包透傳。

消除多層協議嵌套帶來的“翻譯”時間損耗與通信冗余。

總線級互聯 (內存語義)

將傳統的“網絡語義”降維為“內存語義”。支持跨芯片、跨機柜的直接內存讀寫（Load/Store），無需打包成TCP/IP數據包，并引入硬件級重傳和糾錯機制。

解決千卡集群中0.1%慢連接拖垮全局的“長尾延遲”問題，實現極致低時延。

平等協同 (去中心化)

打破傳統以CPU為中心的控制模式。在靈衢架構下，CPU、GPU、NPU、SSD均為平等的“處理單元”，NPU可直接跨過CPU讀取SSD數據。

消除中心化調度帶來的排隊等待與I/O擁塞瓶頸，大幅提升并發效率。

全量池化 (統一編址)

依托內置的UMMU（內存管理單元）進行全局地址翻譯，將分散的內存、算力資源整合成單一邏輯資源池（如8節點典配下最大內存池達24TB）。

打破“內存墻”，解決單卡顯存不足的問題，實現分布式任務調度無需數據搬移。

Q5：在不依賴先進EUV光刻的前提下，τ優化能否真正對標先進制程性能？

理論可行，但有兩個關鍵約束條件。

從物理本質上看，芯片的最終性能 = f(晶體管速度, 互連延遲, 架構效率, 散熱)。

先進制程的核心優勢是晶體管密度高+開關速度快，但代價是互連延遲（因為線寬變細后電阻增大）和散熱問題日趨嚴重。韜定律的邏輯是：如果用成熟制程（如SMIC N+2，等效7nm）的晶體管，通過邏輯折疊大幅縮短互連延遲，再通過架構創新提升每時鐘周期的指令效率，理論上可以在"晶體管不如人"的條件下實現"系統性能不輸人"。

約束一：晶體管的絕對物理極限。即使互連延遲降到極致，晶體管的開關速度（本征延遲）受限于材料的載流子遷移率。成熟制程的FinFET在開關速度上與3nm GAAFET有先天差距。這意味著某些對單晶體管性能極度敏感的場景（如超高頻射頻、超低功耗IoT），韜定律的彌補空間有限。

約束二：功耗-性能平衡。邏輯折疊等技術的實現可能需要更多的晶體管來完成等效功能，這可能導致芯片總面積和功耗上升。如果面積超出封裝極限或功耗超出散熱極限，性能對標就會被打破。

華為官方給出的錨點是"今年秋季麒麟芯片性能將大幅提升"和"2031年達到等效1.4nm"。今年的麒麟芯片是"首次驗證"，如果實測性能達到或接近同期高通/聯發科旗艦芯片的水平，韜定律的可信度將大幅提升。

Q6：“韜定律”的全面推行，將如何重塑中國半導體產業鏈的價值分配邏輯？

中國半導體產業的價值分配邏輯，正式從“依賴EUV光刻機的單點幾何制程突破”，全面轉向“以時間縮微和邏輯折疊為核心的全棧系統級協同”。

在這一新范式下，產業鏈的價值高地將發生顯著的中后道轉移：前端的EDA設計工具、中后道的3D先進封裝（混合鍵合）、以及伴隨堆疊復雜度指數級上升的測試設備與先進材料，將成為獲取超額利潤的核心環節。

設計端：從“制程驅動”轉向“設計驅動”，EDA工具壁壘重估

傳統摩爾定律下，密度提升高度依賴晶圓廠的物理制程迭代；而在韜定律下，通過優化晶體管互連電阻、寄生電容以及突破平面布局，設計環節的權重急劇上升。這要求EDA工具必須具備強大的多層級協同優化能力，SPICE建模、寄生參數提取、3D版圖驗證等環節的國產EDA廠商將迎來全新增量邏輯。

制造與封裝端：價值量向“3D IC與混合鍵合”傾斜

邏輯折疊的物理實現高度依賴3D堆疊（如SRAM+Logic Die形式）與超細間距混合鍵合技術。這意味著芯片制造的附加值正從前道光刻向中后道先進封裝轉移，具備TSV（硅通孔）、混合鍵合、減薄拋光（CMP）能力的設備商和封測廠將切分更大的產業蛋糕。

測試與材料端：復雜度躍升帶來的“量價齊升”

測試環節：3D堆疊導致芯片內部節點和互連線呈指數級增長，測試頻次和復雜度大幅提升，測試機與探針卡的需求將遠超行業平均增速。

材料與散熱：多層有源層堆疊會導致發熱量猛增，對導熱膠、固晶膜、底部填充膠等先進封裝材料，以及終端的液冷散熱組件提出了極高要求，相關材料單顆價值量顯著提升。

產業鏈細分領域

核心邏輯與邊際變化

EDA與設計IP

邏輯折疊需要全流程工具支撐，器件建模、噪聲分析、WAT測試與良率分析需求爆發。

先進封裝與代工

承接3D IC制造與封裝需求，成熟工藝代工與先進封裝協同發力。

N+2/N+3工藝的價值被重新評估，產能利用率和ASP有望提升。如果韜定律被驗證有效，SMIC的估值框架可能從"落后的代工廠"重估為"新興技術體系的制造底座"。

核心半導體設備

混合鍵合、CMP減薄、電鍍等3D堆疊核心工藝設備需求激增。

測試設備與探針卡

3D堆疊導致測試節點增多，測試機與探針卡迎來量價齊升。

關鍵材料與散熱

解決3D堆疊帶來的高熱量與應力問題，導熱材料、精密結構件價值量提升。

Q7：如何驗證韜定律？

有三條標準：

①單核/多核跑分對比：與高通驍龍9 Gen 5/Gen 6、聯發科天璣9500+同期對標。如果多核性能接近或超越同期競品，則邏輯折疊對"τ"的優化有效；如果單核仍有較大差距，說明晶體管本征速度的短板仍需改進。

②能效比：邏輯折疊可能帶來的面積/功耗增加是否可控。這決定了手機續航和散熱表現，直接影響用戶體驗。

③AI/GPU子項性能：NPU和GPU對"τ"的敏感度不同于CPU，它們更依賴并行計算能力。如果AI算力（TOPS）能接近同期競品，說明靈衢總線的系統級互聯優化是有效的。

Q8：有哪些風險？

三個核心風險：

①工程化驗證風險：

從論文/理論到量產芯片再到大規模良率爬坡，中間有巨大的鴻溝。邏輯折疊可能導致芯片面積顯著增加，如果面積增加50%但性能只提升20%，那在商業上是不劃算的。今年的麒麟芯片是第一個"大考"。

②EDA工具鏈成熟度風險：

邏輯折疊需要全新的電路布局工具，而EDA工具的開發周期極長（通常5-10年才能達到商業成熟度）。如果華大九天等國產EDA不能及時提供成熟的支撐，韜定律的推廣速度會嚴重受限。

③"效率-功耗-散熱"三角困境：

邏輯折疊縮短了走線，但可能在立體結構中產生更集中的熱點（hotspot）。散熱問題在先進制程中已經是主要瓶頸，在成熟制程上通過"堆疊"來換性能，散熱壓力只增不減。

傳統的石墨片或單層VC均熱板已無法壓制這種三維熱量聚集。若熱管理失效，芯片將被迫啟動熱保護機制進行降頻。行業測算顯示，在3D堆疊架構下，若散熱不達標，處理器可能需要降頻30%甚至50%才能控制溫度。這種被動的降頻將直接抹平“韜定律”通過縮短信號時延帶來的性能增益，導致技術邏輯在商業應用中失效。

在"正確方向"和"可執行路徑"之間，仍需要麒麟芯片的實測數據來架橋。2026年秋季的Mate 80系列發布會，將是中國半導體產業近5年最重要的一場發布會。

本內容得到AlphaEngine和KnightClaw的研究支持

-----------全文完。

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