2026年5月25日，上海，IEEE國際電路與系統研討會上，華為公司董事、半導體業務部總裁何庭波發表題為《半導體新路徑探索與實踐》的主旨演講，正式發布“韜（τ）定律”。華為當場定下一個目標：到2031年，基于該定律研發的高端芯片，其晶體管密度要達到等效1.4納米制程的水平。一句話，這條路不靠最頂級的光刻機，靠的是架構上的徹底翻新。

過去半個多世紀，芯片行業只有一個信仰——摩爾定律。規則簡單粗暴：把晶體管做得越來越小，同樣面積里塞進更多，性能自然上去，成本自然下來。這條從幾十納米一直走到今天3納米、2納米的路，全世界的工程師都走得駕輕就熟。但問題出在近幾年，晶體管尺寸已經逼近物理極限。量子隧穿效應開始搗亂，電流漏得厲害，功耗壓不住，而建一座3納米晶圓廠的費用直接飆到200億美元起步。說白了，繼續在“幾何縮微”這條路上死磕，邊際收益越來越薄，玩得起的人越來越少。

華為給出的答案很干脆：不再死盯著把晶體管做小，轉而盯著一個叫“時間常數τ”的東西。τ是什么？物理課上學過，它是一個系統響應和傳播信號所需要的基礎時間。芯片的性能說到底是看信號在里面跑多快、走多短。過去的思路是讓器件變小以縮短走線距離，華為的思路倒過來——直接在架構上壓縮信號傳播時延，把時間常數降下來。

這個思路的關鍵技術叫“邏輯折疊”。傳統芯片的電路布局是二維平面的，信號在平面上左繞右繞，走線的延遲有時候比晶體管開關本身還慢。邏輯折疊的本質，就是把原來攤在一層上的電路“折”起來，變成雙層甚至多層結構。好比城市交通，與其把每條路都拓寬，不如修高架、建地下通道，讓車流走得更順。信號傳播路徑一短，時延一降，晶體管密度和芯片性能就跟著往上走。

這就引出了一個很多人會疑惑的點：等效1.4納米到底是不是真的1.4納米？說白了，華為追求的不是物理意義上的1.4納米，而是晶體管密度能做到和1.4納米制程差不多。什么意思？就算每個晶體管本身沒那么小，但只要單位面積里集成的晶體管數量夠了，實際算力效果一樣能打。這才是“韜定律”最核心的戰略思維——不比誰家光刻機更尖端，比的是誰能用系統級創新把密度和性能拉到同等水平。在EUV先進制程被卡脖子的背景下，這相當于換了一條賽道繼續往前跑。

而且華為不是今天才從零開始。何庭波在演講中透露，過去六年里，基于韜定律的思路，華為已經完成設計并量產了381款芯片，覆蓋了各行各業。這381款芯片就是最好的背書，說明這條路在工程上跑得通，不是紙上談兵。

最讓人關注的是即將登場的麒麟芯片。何庭波在會上透露，2026年秋季面世的“麒麟2026”將是邏輯折疊技術首次在消費級產品中落地實施。從官方公布的數據看，它由單層電路設計擴展為雙層，晶體管密度比傳統2D設計暴增53.5%，達到238MTr/平方毫米，P核能效提升41%，峰值頻率首次突破3GHz大關，來到3.1GHz。放在行業坐標里比一比，這個密度理論上已經和Intel 18A工藝持平，接近臺積電初代3納米的水平。再看華為畫的遠期路線圖：2031年晶體管密度預計超過400MTr/平方毫米，主頻做到5.0GHz。到那個節點，就是等效1.4納米真正落地的時刻。

華為這套韜定律的打法，構建的是一個從底層器件到頂層系統的多層級協同體系。器件層優化晶體管和互連的電阻、寄生電容，把時間常數τ從物理底子上壓到最??；電路層靠邏輯折疊打破平面布局的邊界，把關鍵路徑走線大幅縮短；芯片層走“軟件、架構、芯片”全棧協同設計，讓指令流和數據流按實際負載精準調度，端到端執行時間一降再降；系統層則通過重新定義的靈衢總線，把超節點間的通信時延狠狠壓下來。每一個層級都在為降τ服務，而不是像過去那樣每一層都在等制程升級。

這事最終能不能成，要看接下來五年的實測結果。何庭波在會上留下一句話，她說，“我們的解決方案走得通，走得遠。我們新芯片的性能完全可以持續對標另外一條路徑?！彼瑫r強調，半導體行業的未來一定屬于開放合作，“沒有一家企業可以獨自完成所有答案”。路線已經畫好，目標已經定下。華為走的是一條不依賴最頂尖光刻機、靠架構創新拉高密度和性能的全新路徑。這五年，就讓真實的工程數據來說話。