2026年5月25日，在上海IEEE ISCAS 2026國際電路與系統研討會的講臺上，華為董事、半導體業務部總裁何庭波在《半導體新路徑探索與實踐》主旨演講中正式發表“韜（τ）定律”。

何庭波講到，“過去60年，我們一直在比誰把晶體管做得更小；從今天起，華為要比誰讓芯片跑得更快。”

在過去的六十年里，芯片行業信奉的是摩爾定律：每18到24個月，芯片上的晶體管數量翻一番。實現路徑只有一條——幾何縮微，把晶體管越做越小，在同樣面積的晶圓上平鋪更多單元，這就是28納米，到7納米，5納米，3納米，2納米的進化路線，但是這條路線存在中很強的邊際效應，每前進一步，光刻機的成本就像坐火箭一樣飆升。ASML新一代高數值孔徑EUV光刻機，單臺售價超過3億歐元，不是每個玩家都玩得起了。而且也趨近于物理極限。

更致命的是：即使砸錢把晶體管做小了，信號在芯片內部跑來跑去的延遲，反而成了性能的新瓶頸。

舉個例子，就像一條高速公路上，車道畫得再密，如果車開不快，那就是做的無用功。

華為看到了這個拐點。

何庭波在演講中拋出一個判斷：從“幾何縮微”轉向“時間縮微”——把芯片的時間常數τ（信號傳輸延遲）作為首要優化目標。

當然理論再怎么漂亮，如果落不了地就是一句空話。

華為這次拿出的核心技術叫 “邏輯折疊” 。把原本在平面上鋪開的電路結構，像疊羅漢一樣折疊起來，壓縮關鍵路徑上的信號傳輸時延，不知道你有沒有看過《星際穿越》那個電影，里面講述蟲洞原理，一張紙上AB兩點，折疊后成立體后路徑最短；這個邏輯折疊有點類似的感覺！

這項技術相當于重構了芯片內部的交通組織。信號不再需要在漫長的平面線路上奔波，而是通過折疊結構“抄近道”到達目的地。

效果又是如何的呢？何庭波給出了一系列具體數據：

首款采用邏輯折疊技術的麒麟2026芯片，在沒有依賴新制程的情況下，晶體管密度從155 MTr/mm2提升至238 MTr/mm2，性能核心能效提升41%，最高主頻達到3.1GHz。

簡單換算：相當于在半代制程升級都不到的物理條件下，實現了超過一代半的性能跨越。

邏輯折疊技術將芯片由“單層平房”擴建為“雙層小樓”，在不擴建土地面積的情況下塞進了更多住戶。

過去六年間，華為基于韜定律的研發思路，已成功設計并量產了381款芯片?。

381款芯片覆蓋從昇騰AI芯片、鯤鵬服務器芯片，到凌霄路由芯片、巴龍基帶芯片等全場景產品線。

這就說明韜定律不是實驗室里“未來某天或許能用”的學術概念，而是已經在大規模量產中反復驗證的工程路線。

何庭波在演講中說了一句耐人尋味的話：

“外部環境的變化，逼著我們換了一條賽道。回頭再看，那條別人定規則的老賽道，我們不一定非要走到黑。”

她沒有點明是誰，但懂的都懂！

華為也給韜定律定了清晰的路線圖，可以理解為由雙層小樓到摩天大樓的路線。

短期目標（2026-2028年）?：通過“全面折疊”技術，將折疊結構從雙層擴展至多層，晶體管密度突破300 MTr/mm2。

中期目標（2029-2031年）?：進一步優化時間常數τ，達到等效1.4納米制程的密度水平，主頻邁入4GHz時，2031年即可等效1.4納米，不知道走摩爾路線的臺積電、阿斯麥還會不會向1.4納米開發。

長期愿景（2032-2035年）?：走向更高維度折疊架構，密度突破400 MTr/mm2，同時保持成本競爭力。

這意味著，在不依賴極紫外光刻機持續升級的前提下，華為的芯片性能演進曲線將重新變得陡峭。

何庭波在演講結尾，把視野拉得更遠。

“韜定律不會鎖在華為的實驗室，”她說，“我們希望通過IEEE的平臺，讓它成為行業可以共同使用的新工具。”

過去六十年，半導體行業一直跟著摩爾定律走。那是一條由西方主導制定的游戲規則，從制程節點的命名，到性能迭代的節奏，別人定調，別人領跑。

現在，華為拿出了中國主導的解決方案。在摩爾定律難以為繼的拐點，提供一條被驗證過的、可行的替代路徑。

從“做得更小”到“跑得更快”，一個字的改變，背后是整條賽道的切換。

“韜定律里的‘韜’字，有什么含義？”，“韜是韜光養晦的韜。也是文韜武略的韜。”

正如黃仁勛對美國政府所說的，如果你不賣給中國，中國就會自己造出來！

韜定律

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