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5月25日,在上海舉行的IEEE國際電路與系統研討會(ISCAS 2026)上,華為公司董事、半導體業務部總裁何庭波發表主旨演講,正式提出“韜(τ)定律”。這是中國在全球半導體領域第一次提出指導產業發展的新原則。消息一出,迅速在國內外引發大量關注。
這里面既有真正的技術突破,也有戰略敘事。
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1 · 摩爾定律到底在衡量什么
1965年,英特爾聯合創始人戈登·摩爾提出:集成電路上可容納的晶體管數量大約每兩年翻一番。這個規律后來被整個半導體行業當作路標,每一代制程節點(28nm、7nm、3nm……)都是在追這個目標。判斷一款芯片好不好,行業默認的單位是“納米”。
但何庭波在論文中提出了一個被遮蔽了六十年的底層邏輯:摩爾定律的本質從來不是“讓晶體管變小”,而是“讓信號更快到達目的地”。晶體管變小,是因為這樣開關更快;互聯線路變密,是因為這樣信號走的距離更短。每一代技術迭代真正交付的東西,是時間的壓縮。
基于這個邏輯,韜定律提出:半導體演進的核心度量指標,不應該是晶體管的幾何尺寸,而應該是時間常數τ(tau),信號在計算系統中傳播的延遲。壓縮τ,才是芯片進步的真正主線。
這一框架被定位為“自登納德縮放定律以來,首個在整個計算棧建立統一優化目標的縮放原理”,覆蓋范圍從單個晶體管到數據中心,跨度達十二個數量級。
2 · 技術路徑:把芯片“豎起來”
光有理論框架是不夠的。韜定律對應的核心工程路徑,是邏輯折疊(Logic Folding)技術。
過去的芯片設計是在X軸和Y軸構成的二維平面上做文章,晶體管越來越小,塞進去越來越多。現在這條路的邊際收益持續下降,在AI時代的矛盾更被急劇放大:算力按芯片面積擴展,但I/O和帶寬受制于芯片邊界,增長速度遠慢于計算單元。
行業已經在嘗試Z軸方向的突破,目前常見的2.5D封裝、Chiplet等方案,是把多個芯片橫向拼起來,本質上仍是平面邏輯的延伸,跨層連接密度與先進制程的芯片內部相差5至6個數量級,差距極大。
邏輯折疊走的是另一條路:在單元(cell)級別上就把邏輯立體化,將原本位于同一平面的標準單元拆分至多個有源層,通過超高密度混合鍵合實現垂直互聯。這不是芯片的外部堆疊,而是邏輯本身的三維重構。
難度在于,這需要對EDA設計工具、制造工藝、封裝技術和測試體系進行整體重構。這是一項系統工程,不是單點突破。
3 · 華為為什么現在提
2020年起,華為被美國制裁,無法使用臺積電的先進制程。這意味著納米這把尺子,對華為來說是一道結構性天花板。繼續在這個維度上比拼,華為沒有優勢。
但如果換一套評價體系,以等效晶體管密度、以τ的壓縮程度為標準,華為通過3D邏輯折疊走出的這條路,就有了追趕乃至領先的可能。華為自己給出的數據是:到2031年,基于韜定律體系的高端芯片,等效晶體管密度有望達到1.4nm制程水平。
這不只是技術發布,也是一次規則的重新定義。
何庭波用來支撐這套理論的,是過去六年的量產數據:基于τ定律,華為已成功設計并量產381款芯片,覆蓋移動終端、AI加速器、汽車電子、工業與基礎設施五大品類,橫跨從手機SoC到吉瓦級AI訓練集群,跨越十二個數量級的應用場景。
4 · 時間表:三個關鍵節點
華為給出了比較明確的落地路線圖:
今年秋季,麒麟新芯片將率先采用局部邏輯折疊技術,這是韜定律第一次在旗艦產品上的完整應用。
2030年前,昇騰AI芯片系列(910C、950、990)將延續現有的Chiplet和2.5D架構,先進制程的卡脖子問題暫時通過堆疊和封裝工藝緩解。
2030年之后,邏輯折疊技術將正式進入AI加速器領域。到2035年,華為預計AI硬件集成度較當前提升超過100倍。
τ優化也不只停留在芯片內部,而是延伸到全系統層級。華為同步推進的統一總線UB-Mesh、Hi-ONE近封裝光學、近存計算等技術,底層邏輯都是在壓縮數據跨邊界傳輸的時間與能耗。
5 · 意義與保留
韜定律的戰略意義在于,華為在半導體行業第一次以中國公司的名義,提出了一個有實踐支撐的產業演進原理,并在IEEE這樣的國際權威學術平臺上正式發表。這在話語權層面,是一個真實的突破。
從技術路徑看,“時間縮微”這個框架本身是成立的,邏輯折疊也代表了后摩爾時代的一個合理方向。這不是華為獨創的方向,英特爾、臺積電同樣在研究3D邏輯堆疊,但在推進節奏和工程落地上,華為給出了目前最明確的公開路線圖。
當然,也有幾點值得保持審慎。邏輯折疊的工程復雜度極高,目前仍處于從“局部應用”到“完整采用”的早期階段;“等效晶體管密度達到1.4nm”是預測值,不是現實;外部產業鏈協同的難度,華為不能單獨解決。
規則的制定者有優勢,這個道理華為比誰都清楚。韜定律能不能成為下一個摩爾定律級別的產業共識,最終要看技術路徑是否被廣泛驗證,也要看全球半導體產業愿不愿意在這個框架下重新站隊。
路還很長。但這一步,華為先走出來了。
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