昨日，在IEEE主辦的國際電路系統研討會（ISCAS）上，華為半導體業務部總裁何庭波發表重磅演講。會上，華為正式推出韜(τ)定律，這一全新技術理論迅速刷屏全網，引發行業廣泛關注。

很多人將這一新定律與業界經典的摩爾定律展開對比。過去六十年來，摩爾定律始終是全球半導體行業不可撼動的核心準則，為整個產業的發展劃定了核心方向，行業的終極發展目標簡單且統一：持續縮小晶體管物理尺寸，實現芯片性能迭代升級。

從表面來看，韜定律同樣圍繞芯片微型化展開，但深究核心邏輯，其與摩爾定律存在本質區別。

什么是韜(τ)定律

長期以來，全球芯片廠商沿著摩爾定律的路徑持續迭代，芯片制程從90nm逐步進化至2nm，再到1.4nm先進制程，研發核心始終聚焦同一目標：在有限的硅片面積內集成更多晶體管，以此打造更高性能的芯片產品。

但這套沿用六十年的行業迭代邏輯，如今已遭遇物理極限與商業成本的雙重瓶頸。物理層面，晶體管尺寸已逼近原子量級，量子隧穿效應引發的漏電難題始終無法解決；商業層面，先進制程晶圓廠的單座投資成本已攀升至200億美元，高昂的研發投入與落地成本，讓依靠縮小晶體管尺寸的迭代模式難以為繼。

針對行業困境，何庭波提出了一個極具顛覆性的全新觀點：摩爾定律的本質其實不是關于“尺寸大小”的定律，而是關于“時間快慢”的定律——過往所有的晶體管微型化、電路布線密集化操作，本質目的都只有一個：讓晶體管速度更快，讓信號傳輸路徑更短。

換句話是，行業數十年的技術迭代，本質都是在持續壓縮信號傳輸的時間常數τ，即信號從發出到傳輸完成的全過程耗時。基于這一認知，華為韜定律的核心邏輯應運而生：以時間縮微替代傳統的幾何縮微，打造一條全新的芯片性能升級路徑。

這一全新思路徹底打破了行業固有研發思維：后續芯片研發無需持續執著于晶體管物理尺寸的極致壓縮，可通過全系統優化降低信號延遲與傳輸損耗，在不依賴先進制程迭代的前提下，這樣一來芯片的性能同樣能提升。

邏輯折疊：以結構創新

圍繞“時間縮微”的核心邏輯，華為同步推出了邏輯折疊（Logic Folding）創新技術路徑，為芯片性能突破提供了具象化落地方案。

當前傳統芯片普遍采用二維平面電路布局，各類功能邏輯模塊平鋪排布。這種布局方式導致信號傳輸需要跨越多個電路模塊，傳輸路徑冗長復雜，不僅會產生較高的傳輸延遲與功耗損耗，也長期制約著芯片主頻提升與整體性能的突破。而邏輯折疊技術徹底打破了二維平面的布局局限，通過垂直維度電路堆疊重構芯片拓撲結構，從空間架構層面優化信號傳輸效率。

該技術區別于常規的3D堆疊封裝技術，華為通過將數字、模擬、存儲等不同功能的電路，分層布局于垂直堆疊的多層有源層中，再依托混合鍵合技術完成層間互聯，大幅縮短信號傳輸路徑，同步實現芯片性能升級與能效優化。

目前，這項創新技術已具備落地條件，華為將于2026年秋季推出新款麒麟芯片，對韜定律與邏輯折疊技術進行實戰驗證。

從數據來看，新款芯片無需迭代更先進光刻工藝，僅通過架構與空間結構優化，便實現晶體管密度大幅提升53.5%，達到238 MTr/mm2，同時P核能效提升41%，性能升級效果顯著。

華為技術團隊預判，按照這一迭代路徑，2031年推出的高端芯片，有望通過架構優化實現等效1.4納米制程的晶體管密度與性能水平。在國內高端EUV光刻機受限、先進制程迭代受阻的行業背景下，這套全新技術解決方案具備極高的行業價值與現實意義。

與此同時，韜定律的核心價值，更在于破解AI時代整體計算系統的核心性能瓶頸。為此，華為同步推出“靈衢總線”等配套核心技術，在“時間縮微”的整體技術框架下，實現軟件與硬件的深度適配優化，讓芯片設計更貼合整體系統的性能需求。這也是韜定律相較于傳統摩爾定律單一制程迭代模式的差異化優勢。

國產芯片新思路？

從技術內核來看，韜定律是一套體系化的芯片性能提升方法論，覆蓋范圍與技術完善度，均遠超行業熟知的Chiplet（小芯片）技術。

但需要明確的是，韜定律并非對摩爾定律的替代，而是對現有半導體迭代體系的補充與升級，二者并非對立關系。

對于長期面臨外部技術封鎖、先進制程迭代受限的國內半導體產業而言，單純依靠突破高端EUV光刻機技術、追趕海外先進制程，難度極大、周期極長，難以快速打破產業僵局。

而韜定律的落地驗證了全新的產業突圍路徑：在先進制程設備受限的行業現狀下，通過芯片架構創新、先進封裝優化、軟硬件系統協同升級等多元技術手段，依舊可以持續推動芯片性能迭代升級，擺脫對單一制程縮小模式的依賴。

客觀而言，這套全新技術體系仍存在諸多落地難點。邏輯折疊技術對EDA工具精度、半導體新材料性能、芯片散熱方案、生產制造良率等多個核心環節均有極高要求，規模化產業化落地仍需長期的技術攻堅與產業鏈配套完善。

但不可否認，華為韜定律及配套技術體系，成功為國內半導體產業突破外部技術限制、實現自主可控發展，開辟了一條全新可持續的道路。

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