韜（τ）定律指明了半導體行業的最終競爭會從“誰的節點更小”變成“誰的端到端系統效率更高”。

文｜《中國企業家》記者 閆俊文
見習編輯｜李原編輯｜何伊凡

頭圖來源｜華為官網

1965年提出的摩爾定律，正在被宣告過時。

英偉達CEO黃仁勛、臺積電創始人張忠謀、OpenAI創始人阿爾特曼，均表示過對摩爾定律的疑義。現在，陣營里又多了一位華為女高管。

5月25日，華為半導體業務部總裁何庭波宣布，基于華為過去6年做出381款芯片的經驗，她提出了新理論——韜（τ）定律。

受此消息影響，A股半導體公司當日集體大漲。華虹公司、中芯國際盤中漲停，半導體上下游概念公司股價也普遍飄紅。

何謂韜（τ）定律？簡而言之是以“時間縮微”替代“幾何縮微”，通過邏輯折疊等創新技術，壓縮芯片內的走線距離、互聯時延，提高電信號傳輸效率，讓芯片從2D平面進化為3D立體，從而開拓出一條有別于追求制程納米節點的新路。

一位半導體先進封裝的從業者告訴《中國企業家》：圈內人對韜（τ）定律的提出頗感興奮，韜（τ）定律本質是為了擺脫EUV高端光刻機的束縛。光刻機要依靠全球供應鏈才能生產，且良率把控難度大。

“傳統6納米的芯片一次流片要花費6億元人民幣，且不一定每次都能成功。從芯片設計到晶圓制造，各環節研發與生產成本高昂。”但通過“邏輯折疊”，芯片性能即便達不到傳統路徑的100%效果，但也可以用更低成本達到95%的效能，并更具穩定性。

另有行業人士表示：韜定律讓晶圓廠競爭壓力被重新分配了。過去的邏輯是每代都要跑到最先進節點，投資巨大、風險集中在少數幾家。韜定律指出同樣的系統性能可以通過封裝和架構來換取，不是每家都必須跑到最前沿。

這對中芯國際這樣的企業有一定戰略解壓的意義——成熟節點加上先進封裝工藝支撐，將成為一條可行的路。

回到原點，韜（τ）定律的“邏輯折疊”技術又究竟是什么？

華為Fellow（華為技術最高榮譽之一）獲得者夏晶在演講中提到了兩個有趣的比喻。他說：一張普通的A4紙薄得幾乎沒有厚度，但對折42次，它的厚度可以跨越地球到月球的距離。

另一個比喻是，大自然從無序的氨基酸通過蛋白質折疊，從而形成生命體。而韜（τ）定律也可以通過對零散、平鋪、冗余硬件的不斷重構和優化，讓它蛻變為高效智能的算力生命體，完成算力的深度進化與持續生長。

以手機SoC（系統級芯片）為例，邏輯折疊依托混合鍵合、背面布線等先進工藝，通過超高密度垂直互聯，將平面電路做細粒度立體分層拆分，上下層協同設計，不增加封裝尺寸前提下提升有效晶體管密度，從而提升性能。

來源：視覺中國

韜（τ）定律推演到極致，便是華為“集群折疊”的超節點產品。

昇騰384超節點包括了384顆NPU和192顆鯤鵬CPU，技術的關鍵不在于單顆芯片，而是芯片間的互聯通信時延，華為通過自主開發的靈衢總線將成百上千顆芯片虛擬為一顆巨型邏輯芯片。

在5月26日的IEEE中國會議上，夏晶在演講中說：“我們必須在（超節點）規模持續擴張的同時，不斷優化互聯，持續壓低延遲，持續降低通信開銷，讓系統增大的過程中還能更高效，更快，不斷把多芯片折疊起來的過程，我們把它叫system folding（系統折疊）。”

昇騰384超節點通過用光模塊取代傳統的銅線束，吞吐Token效率做到了行業最佳。在2026年第四季度，華為將上線“950超節點”，它連接了8192張昇騰950DT卡，算力規模是昇騰384超節點的20多倍，這也將進一步讓適配了昇騰的DeepSeek等模型廠商更具Token價格優勢。

一言以概之，韜（τ）定律指明了半導體行業的最終競爭會從“誰的節點更小”變成“誰的端到端系統效率更高”。

主導這一切的何庭波又是誰？

作為華為半導體業務部總裁，2019年5月地緣摩擦加劇之際，她在華為海思發出內部信，結尾是：“前路更為艱辛，我們將以勇氣、智慧和毅力，在極限施壓下挺直脊梁，奮力前行。滔天巨浪方顯英雄本色，艱難困苦鑄造諾亞方舟。”

此后，何庭波帶領團隊在6年時間做出381款芯片，其中包括麒麟芯片、鯤鵬CPU、昇騰GPU等一系列芯片。5月26日接受《人民日報》采訪時，她表示：未來4年、5年、10年的加速度，我們跟另一條道路完全可以相比，我們不會越來越遠，只會越來越好。

《中國企業家》結合對半導體從業者采訪、5月25日何庭波公布的技術論文，以及5月26日，華為兩位Fellow獲得者黃永和夏晶解讀韜（τ）定律的演講，重點梳理并解答了以下5個關鍵問題：

邏輯折疊，究竟折疊了什么？

芯和半導體副總裁倉巍告訴《中國企業家》：過去的芯片設計，像是在一座小鎮上蓋房子——把每棟房子造得越來越小，這樣同樣大的地皮上就能住更多人。但這也讓街道變多，越來越繞。而“邏輯折疊”，好比把平房變成樓房。房子不用縮小，地皮不用變大，樓層之間裝上電梯，人們要交流，直接乘電梯上下就行，再不用在地面上繞遠路。

在邏輯折疊技術之下，芯片布線短了，寄生的電阻和電容就小了；電阻、電容小了，信號傳得更快，功耗更低，頻率可以更高。

技術論文提到，在AI系統上，通過系統堆棧，預計到2035年硬件集成度將增長100倍以上。

來源：中國科學院科技論文預發布平臺截圖

倉巍解釋道，傳統AI芯片的封裝，好比一棟只有前后兩個門的倉庫。倉庫里面可以無限擴建貨架（算力），但所有貨物的進出只能走這兩扇門。貨架越多，堵在門口的貨車就越多，再大的倉庫也被兩扇門卡死了。

華為的解法是拆掉了倉庫的屋頂，讓貨物可以從天上直接吊進吊出——內存、供電、光互連全部改走垂直方向。倉庫擴多大，頭頂的裝卸面積就跟著擴多大，徹底繞開了門口的擁堵。

“韜定律的核心主張，是讓芯片工程師、系統架構師、軟件工程師都圍繞壓縮這個時間來協同，而不是各自在自己那一層做優化。”倉巍說。

芯片折疊之后，技術上有哪些挑戰？

倉巍提到，芯片在實現折疊之后，最核心的挑戰是良率。兩張晶圓鍵合在一起，對準精度要達到0.5微米以內，鍵合節距要做到1.5微米甚至更小。任何一張晶圓上的缺陷，都會影響整個堆疊的成品率。

華為的解法是設計層面的“智能冗余”——通過預留修復路徑，讓失效單元可以被旁路繞過，把失效率控制在100ppm以下，修復率達到99.9%。

晶圓間工藝差異是另一個棘手問題。兩張晶圓來自不同批次，有時甚至來自不同節點，閾值電壓、驅動電流、互連電阻都會有偏差，疊加到時鐘樹分布上，很容易讓時鐘偏斜（skew）超出預算，導致芯片工作不穩定。

技術論文明確指出這需要自適應補償機制，以及能做跨層時序收斂的EDA工具——后者目前在業界基本是空白。

此外，光連接的穩定性也是一大挑戰。在數據中心的計算服務器和超節點上，采取光連接雖然效率高，但解決“數據丟包”問題則存在挑戰。

對此，華為技術專家解釋：銅線連接也會丟包，但因是物理連接，所以偶發性的丟包會按照協議重發；但光連接出現閃斷，需要更上層的方式解決問題。專家說：“如果光出現閃斷，它很有可能并不是一個幾個納秒級的，它甚至是秒級的，在這種級別的閃斷情況下，需要上層軟件來干預。”

韜（τ）定律會和摩爾定律一樣“撞墻”嗎？

“摩爾定律撞墻”不是說人類已經不能做2nm或1nm芯片，而是說幾何微縮仍在繼續，但其性能、能效和成本紅利已經顯著下降。

摩爾定律指的是集成電路上可以容納的晶體管數目在大約每經過18個月到24個月便會增加一倍。換言之，處理器的性能大約每兩年翻一倍，同時價格下降為之前的一半。

目前，摩爾定律遇到了四道墻——成本、功耗、內存、互連：

成本墻，EUV光刻機一臺造價超過1.5億美元，折舊成本直接壓在晶圓上；一顆2納米芯片的設計費用已超過10億美元；單位晶體管成本不降反升。

功耗墻，晶體管越堆越多，芯片的發熱卻壓不住。今天一顆高端AI加速器的熱設計功耗已經超過1000瓦，讓散熱已經成為一門獨立的工程學。

來源：AI生成

內存墻，AI大模型訓練和推理高度依賴頻繁的內存訪問，內存帶寬不夠，再多的算力也在等數據，利用率很低。

互連墻，大型AI集群超過80%的能耗來自數據搬運而非計算本身，說明互連已經成為主要矛盾。

韜（τ）定律和邏輯折疊也存在其物理限制，它的盡頭又在哪里？

華為技術專家表示，為了彌補摩爾定律演進放緩帶來的影響，他們會有折疊兩層到三層甚至多層的需要，并且已經開展了研究，未來會有相關產品上市。

他們還預告，鯤鵬960的三層堆疊架構，目標沖擊4GHz主頻，單位投影晶體管密度突破200MTr/mm2（百萬晶體管/平方毫米），依托工藝迭代優化鍵合間距，實現垂直互聯無繞線直通。

韜（τ）定律如何影響半導體產業鏈上下游？

何庭波在論文里提到，將τ縮微呈現為一個完成的體系是有誤導性的，若干實質性問題仍然懸而未決。但論文也預告說，一條τ原生的工具鏈——開放、多物理場、3D原生，將是未來十年最重要的賦能投資。

有EDA廠商告訴《中國企業家》，他們已經在積極布局韜（τ）定律帶來的衍生產業鏈。他們認為，對于華為來說，晶圓制造并非最大難點，核心瓶頸在芯片架構設計與多維度仿真，涵蓋電路、芯片、系統全層級，要完成多維度仿真，反復迭代，匹配工藝實際效果，這需要芯片設計公司、基板廠、封測廠打破壁壘，聯合作戰。

AI投資人、深圳數據經濟研究院AI經濟研究中心聯席主任王捷曾參與摩爾線程天使輪、長鑫存儲C輪等硬科技項目投資。他表示，對于設計來說，未來將從只做傳統的二維設計，轉向也要做3D-aware architecture（原生支持三維堆疊的芯片架構）。對于晶圓廠來說，成熟制程的重要性會上升，多層邏輯堆疊可能帶來晶圓需求顯著增加。

華為如何攻堅克難？

今年2月，英特爾CEO陳立武在一次公開場合上表示，他發現，在美國重重阻撓下，華為依然找到了至少100名頂尖設計師。

陳立武說，當他詢些設計師，如何攻克技術難題時，他們回答：“雖然我們被限制使用許多工具，但我們有自己的‘土辦法’，我們能搞定。”

華為技術專家在5月26日的演講中也對此間接回應道：“鯤鵬950 CPU通過芯片折疊不僅僅獲得了單位面積更多的晶體管，放了更多的CPU，還通過時鐘互聯供電的一體化設計，讓多芯片像一顆芯片一樣運行。”

據媒體報道，將于今年秋季面世的麒麟手機芯片已經率先采用了邏輯折疊技術，性能大幅提升。預計到2031年，基于該定律的高端芯片晶體管密度將達到1.4納米制程的同等水平。