3月31日消息，據(jù)《韓國經(jīng)濟(jì)日報》報道，為了縮小與晶圓代工龍頭大廠臺積電在尖端制程領(lǐng)域的差距，三星電子已經(jīng)制定了明確的制程演進(jìn)計劃，將于2031年正式量產(chǎn)1nm（SF1.0）制程。

報道稱，三星電子晶圓代工部門預(yù)計將在2030年完成1nm半導(dǎo)體制程的研究與開發(fā)，然后將于2031年正式導(dǎo)入量產(chǎn)，預(yù)計量產(chǎn)后的1nm芯片的線寬相比三星目前最先進(jìn)的2nm制程技術(shù)將縮減一半。與之對應(yīng)的，三星將需要解決1nm制程所帶來的物理極限挑戰(zhàn)。為此，三星計劃在縮小晶體管體積的同時，還將導(dǎo)入名為“叉狀片”（Forks heet）技術(shù)的全新結(jié)構(gòu)。

什么是Forks heet？

目前，領(lǐng)先的晶圓代工廠正朝著2nm（或同等）技術(shù)節(jié)點的大規(guī)模量產(chǎn)邁進(jìn)，其中GAA納米片晶體管技術(shù)發(fā)揮著核心作用。“環(huán)繞閘極（GAA, Gate-All-Around）” 納米片器件架構(gòu)作為FinFET技術(shù)的繼任者被引入，以進(jìn)一步縮小SRAM和邏輯標(biāo)準(zhǔn)單元。

而在此前的3nm制程中，三星就率先引入了GAA技術(shù)，臺積電則將在2nm制程中引入。該技術(shù)主要特點是垂直堆疊兩個或多個納米片形狀的導(dǎo)電通道，其中一個堆疊用于p，另一個堆疊用于n個器件，內(nèi)嵌在邏輯標(biāo)準(zhǔn)單元內(nèi)。這種配置允許設(shè)計者進(jìn)一步縮小邏輯標(biāo)準(zhǔn)單元高度，即每個單元的金屬線（或軌道）數(shù)量乘以金屬間距。設(shè)計者還可以選擇讓通道更寬，以犧牲單元高度換取更大的驅(qū)動電流。除了面積縮放外，GAA納米片晶體管相較于FinFET還有另一個優(yōu)勢：柵極在所有側(cè)面包圍導(dǎo)電通道，從而提升了通道的柵極控制，即使通道長度較短。

Forks heet技術(shù)是比利時微電子研究中心（imec）于2017年首次提出的技術(shù)架構(gòu)，屬于GAA技術(shù)的進(jìn)階版，其核心概念是將GAA晶體管之間的距離縮小到極限，因此在GAA當(dāng)中引入絕緣的介質(zhì)。

最初的Forks heet設(shè)計被稱為“內(nèi)壁叉狀片”（Inner Wall Forksheet）——即在nMOS和pMOS晶體管之間放置絕緣介質(zhì)。然而，內(nèi)壁叉狀片架構(gòu)在量產(chǎn)可行性上面臨多重挑戰(zhàn)，比如：為達(dá)到90nm單元高度，介質(zhì)壁厚度需控制在8-10納米的極薄范圍；介質(zhì)壁在工藝早期形成，需承受后續(xù)所有前端制程的侵蝕；n/p掩模對準(zhǔn)困難；阻礙n-p柵極連接，增加寄生電容等。

△內(nèi)壁叉狀片的透射電子顯微鏡圖像。（圖片來源：imec）

針對這些制造難題，imec在2025年6月VLSI技術(shù)與電路研討會（VLSI 2025，日本京都）上正式發(fā)布了Forksheet技術(shù)的最新進(jìn)展，即“外壁叉狀片”（Outer Wall Forksheet）架構(gòu)，降低了工藝復(fù)雜度，帶來了卓越性能，同時保持面積可擴(kuò)展性。

△（頂部）內(nèi)壁和（下）外壁叉狀片架構(gòu)的示意圖（來源：imec）

具體來說，“外壁叉狀片”架構(gòu)將絕緣壁移至標(biāo)準(zhǔn)單元邊界，用于隔離同類型晶體管（p-p或n-n），而非不同類型晶體管。這使得每個絕緣壁可以與相鄰的標(biāo)準(zhǔn)單元共用，絕緣壁厚度也可放寬至約15nm，不犧牲90nm的單元高度。并且絕緣壁在源/漏極形成、納米片通道釋放之后才制作，避免了早期工藝的侵蝕風(fēng)險，并可采用主流的二氧化硅（SiO?）材料。絕緣壁最終會將該堆疊分為兩部分，兩個極性相近的場效應(yīng)晶體最終位于墻的兩側(cè)。

“外壁叉狀片”架構(gòu)的五個關(guān)鍵改進(jìn)

內(nèi)壁叉狀片和外壁叉狀片相較于GAA納米片器件有兩個共同優(yōu)勢：在面積擴(kuò)展方面，它們都能在A10（1nm）節(jié)點實現(xiàn)90nm邏輯標(biāo)準(zhǔn)單元高度，優(yōu)于A14（1.4nm）節(jié)點納米片技術(shù)中的115nm單元高度；壁兩側(cè)的兩個場效應(yīng)晶體（內(nèi)壁為n和p，外壁為n和n/或p與p）可以比基于縮尺的納米片單元更接近，而不會導(dǎo)致寄生電容問題。

“外壁叉狀片”相對于“內(nèi)壁叉狀片”有望帶來五個關(guān)鍵方面的改進(jìn)：

首先，由于絕緣壁底整合方法，絕緣壁免去了多個激進(jìn)的FEOL步驟。因此，它可以由主流二氧化硅制成。在絕緣壁的最后工藝步驟中，絕緣壁體通過寬大的Si/SiGe堆疊和SiO2介質(zhì)填充槽形成。

其次，由于絕緣壁被放置在單元邊界，其寬度可以放寬至約15nm，從而簡化工藝。

第三，一個標(biāo)準(zhǔn)單元內(nèi)的n和p器件的柵極現(xiàn)在可以輕松連接，而無需穿越絕緣壁。

第四，“外壁叉狀片”預(yù)計將優(yōu)于內(nèi)壁裝置提供更優(yōu)越的門控制，能夠形成W門而非三門叉結(jié)構(gòu)。更寬的絕緣壁使得在最后的RMG步驟中可以對壁面進(jìn)行幾納米的蝕刻回壓。這使得門極能夠部分繞過通道的第四條邊緣，形成一個W形門，并增強(qiáng)對通道的控制。通過TCAD模擬，imec研究人員發(fā)現(xiàn)蝕刻介質(zhì)壁5nm是最優(yōu)，能提升驅(qū)動電流約25%。

第五，“外壁叉狀片”可以實現(xiàn)全通道應(yīng)力——這是“內(nèi)壁叉狀片”架構(gòu)和傳統(tǒng)GAA納米片難以做到的，有利于驅(qū)動電流。

根據(jù)imec的研究數(shù)據(jù)顯示，相對于基于GAA納米片技術(shù)的A14制程，基于“外壁叉狀片”的A10制程基于柵間距的p-p和n-n間距縮小，SRAM單元面積減少了22%。另外，模擬數(shù)據(jù)表明，“外壁叉狀片”的A10制程的全通道應(yīng)力優(yōu)勢，使得其驅(qū)動電流相比前者提升了33%。

根據(jù)imec的路線圖，GAA技術(shù)需要至少繼續(xù)推動先進(jìn)制程持續(xù)演進(jìn)三代制程，之后將需要轉(zhuǎn)向場效應(yīng)晶體管（CFET，n型和p型晶體管垂直堆疊）技術(shù)。但由于CFET的制造復(fù)雜度極高，預(yù)計至少要到A7（7埃米）節(jié)點之后才具備量產(chǎn)條件。這意味著GAA納米片時代必須至少延展到A10技術(shù)節(jié)點，該節(jié)點的單元高度預(yù)計僅為90nm。然而，在不犧牲性能的情況下壓縮基于GAA納米片的標(biāo)準(zhǔn)單元仍然具有挑戰(zhàn)性。因此需要將Forksheet技術(shù)作為延長GAA時代的關(guān)鍵橋梁。這雖然不是一種顛覆性技術(shù)，是基于GAA納米片技術(shù)的改良，但是比傳統(tǒng)的GAA納米片技術(shù)更大的擴(kuò)展?jié)摿Α?/p>

△imec的邏輯技術(shù)路線圖，展示了GAA納米片時代從2nm到A14節(jié)點的擴(kuò)展，A10節(jié)點將轉(zhuǎn)向“外壁叉狀片”架構(gòu)，隨后A7及之后的節(jié)點將會轉(zhuǎn)向CFET架構(gòu)。

追趕臺積電的硬仗

根據(jù)TrendForce的數(shù)據(jù)，在目前的晶圓代工市場，臺積電以超過70%的市場份額占據(jù)著絕對領(lǐng)先的地位，三星電子晶圓代工部門雖然位居全球第二，但市場份額僅7%，二者則份額上有著10倍的巨大差距。但是，三星一直并未放棄對臺積電的追趕。

特別是在先進(jìn)制程領(lǐng)域，三星一直寄希望于通過比臺積電更早量產(chǎn)最尖端的制程工藝來爭奪客戶。比如，三星率先在3nm制程工藝上就引入了GAA技術(shù)架構(gòu)，并于2026月30日率先宣布全球首家量產(chǎn)3nm芯片。但是，由于良率過低，導(dǎo)致三星的3nm制程在量產(chǎn)之后的兩年多時間內(nèi)一直未獲得大客戶的采用。

2025年年底，三星又率先量產(chǎn)了2nm制程。今年年初，首款基于2nm制程的Exynos 2600處理器由三星Galaxy S26系列首發(fā)搭載上市。為了滿足三星自家系統(tǒng)LSI 事業(yè)部新款智能手機(jī)應(yīng)用處理器（AP） 的生產(chǎn)需求，三星也正在加快全新2nm制程的研發(fā)腳步，包含預(yù)計于2026 年量產(chǎn)的“SF2P” 制程，以及計劃于2027 年正式投入商用的“SF2P+” 制程。

更為關(guān)鍵的是，隨著2nm制程的良率相比之前大幅提升，三星已經(jīng)成功獲得了特斯拉AI5/AI6芯片的訂單。業(yè)內(nèi)最新消息顯示，三星2nm制程的最高良率已經(jīng)成功突破60%，相比2025 年下半年的20% 有了顯著的提升。

三星還在目前的2nm制程基礎(chǔ)上針對大型客戶的需求推出多樣化的改良制程，據(jù)說為特斯拉代工的AI6芯片就將會采用定制化的“SF2T”制程。該芯片預(yù)計將從2027 年開始，于三星位于美國德州泰勒市（Taylor）的全新晶圓代工廠進(jìn)行生產(chǎn)。

隨著尖端制程良率的大幅提升，以及與大客戶特斯拉的合作，市場對于三星晶圓代工部門在2026 年實現(xiàn)轉(zhuǎn)虧為盈的目標(biāo)也頗為期待。在此基礎(chǔ)上，三星激進(jìn)地提出2031年率先量產(chǎn)叉狀片架構(gòu)的1nm制程的目標(biāo)，更是希望借助在尖端制程技術(shù)上的領(lǐng)先，實現(xiàn)對于臺積電的強(qiáng)勢競爭。

編輯：芯智訊-浪客劍