為什么PFD必須加延遲？一個被忽視的致命細節

本系列上一篇文章介紹了相位/頻率檢測器（。該電路能夠識別兩路輸入信號在相位與頻率上的差異，同時還具備較寬的線性相位檢測范圍。

在設計 PFD 時，在反饋路徑中加入合適大小的延遲至關重要。若缺少延遲，設計中快速的反饋環路會在電路多個節點產生過窄脈沖（毛刺窄脈沖）。這一點很關鍵，因為由這些脈沖驅動的后續電路在脈沖過窄時可能出現工作異常。

本文將探討反饋延遲如何解決毛刺窄脈沖問題。為更全面地說明，我們還會分析反饋延遲對 PFD 工作帶來的不利影響。最后，在文章結尾，我們將簡要介紹 PFD 的等效狀態圖，完成對 PFD 的討論。

PFD窄脈沖問題

圖 1 給出了一種常見的 PFD 實現結構。它采用一對 D 觸發器，并通過反饋結構中的與門產生復位信號。

圖 1 相位 / 頻率檢測器

圖 2 為該 PFD 在兩路輸入（R 和 V）頻率相同、但存在非零相位差時的典型波形。

圖 2 兩路輸入頻率相同且存在相位差時 PFD 的典型波形

在這種情況下，Dn 端會輸出窄脈沖。原因在于：當 Dn 跳變為高電平時，Up 與 Dn 輸出同時為邏輯高電平，從而觸發復位路徑中的與門。

Dn 輸出將保持高電平，直到觸發器被復位。Dn 的高電平脈沖寬度等于與門總延遲與觸發器復位操作延遲之和。若復位路徑工作過快，脈沖可能會窄到無法讓后級電路正常工作。因此，為保證 PFD 正常工作，在反饋路徑中引入適當延遲是必不可少的。

上文討論的是 R 與 V 之間存在非零相位差的情況。圖 3 則展示了相位差可忽略時的典型波形。

圖 3 R 與 V 脈沖相位對齊時的典型波形

可以看到，此時 Up 和 Dn 兩端都會出現毛刺窄脈沖。由于毛刺窄脈沖無法有效驅動后續電路，從這些波形可以得出結論：快速反饋路徑會在鎖定點附近劣化電路性能。同樣，該問題可以通過有意延長復位路徑延遲、展寬輸出脈沖來解決。

值得一提的是，鎖定點附近出現在 Up 和 Dn 輸出端的窄脈沖會在 VCO 控制電壓上產生紋波。不過，與其他相位檢測器（如乘法型鑒相器）產生的紋波脈沖相比，該紋波能量更低，頻譜覆蓋帶寬更寬。這些特性讓紋波抑制變得容易得多。

在PFD反饋環路中加入延遲的影響

為理解 PFD 反饋路徑中的延遲如何影響電路工作，我們分析圖 4 中的波形。

圖 4 門延遲對 PFD 波形的影響

在時刻 t?，輸入 R 檢測到上升沿。假設從 R 輸入到輸出的觸發器延遲可忽略，則 Up 輸出也在 t?時刻跳變為高電平。

隨后在 t?時刻，輸入 V 出現上升沿。忽略 V 輸入到輸出的觸發器延遲，則 Dn 輸出也在 t?時刻跳變為高電平。

此時 Up 與 Dn 均為高電平，觸發與門在節點 A 產生復位信號。但復位脈沖變為高電平需要一定時間 —— 即與門的延遲。復位脈沖在 t?時刻變為高電平后，觸發器還需要額外時間完成輸出復位，該過程在 t?時刻完成。因此，圖中所示的持續時間 τ_H 等于與門傳播延遲與觸發器復位輸入到輸出的延遲之和。

圖 4 底部的 Up-Dn 波形代表 PFD 的最終輸出，由 Up 輸出減去 Dn 輸出得到。該波形表明，在 τ = τ_L + τ_H 的非零時間段內，最終輸出為低電平。

這里的一個關鍵點是：輸出被復位后，它們無法在輸入上升沿到來時立即跳轉為邏輯高電平。換句話說，τ_L 的值不能為零。要理解這一點，需注意當兩路輸出在 t?時刻被復位時，與門將節點 A 的復位信號拉至邏輯低電平。由于與門存在延遲，該過程無法立即完成。

此外，當復位脈沖在 t?時刻變為低電平后，觸發器需要一段額外時間從復位狀態恢復，才能準備檢測后續輸入上升沿。因此，τ_L 的最小值等于與門傳播延遲與觸發器復位恢復時間之和。

反饋延遲對 PFD 性能的不利影響

如前所述，圖 4 中的 Up-Dn 波形即為 PFD 的最終輸出（Vout）。設 τ_min 為 τ 的最小值，T 為輸入信號周期（見圖 4）。此時，Up-Dn 信號的平均值最大值為：

由上一篇文章可知，PFD 的增益為：

將公式 1 的平均值除以 PFD 增益，可得到 PFD 能夠檢測的最大相位誤差：

其中 ω_R 為輸入角頻率。

上一篇文章討論的理想 PFD，其輸入輸出特性的線性范圍為 –2π 至 +2π。而由于門電路延遲不為零，實際 PFD 無法達到這一范圍。公式 3 表明，最大可檢測相位誤差取決于 ω_R 和 τ_min。

實例：計算含非零門延遲 PFD 的線性范圍

考慮一個采用如下參數觸發器的 PFD：

復位操作延遲：2.5 ns

復位恢復時間：3 ns

與門延遲：1.5 ns

若輸入信號頻率為 25 MHz，該 PFD 可檢測的最大相位誤差是多少？

解答

首先計算 τ_H 與 τ_L。τ_H 等于與門傳播延遲與觸發器復位操作延遲之和，即 τ_H = 1.5 + 2.5 = 4 ns。τ_L 的最小值等于與門傳播延遲與觸發器恢復時間之和，即 τ_L = 1.5 + 3 = 4.5 ns。

因此，由非零門延遲導致 Up-Dn 為低電平的最小間隔為 τ_min = τ_H + τ_L = 4 + 4.5 = 8.5 ns。將 ω_R = 2π×25 MHz 與 τ_min = 8.5 ns 代入公式 3，可算出最大可檢測相位誤差：

可見，盡管理想 PFD 可檢測的最大相位誤差為 2π 弧度，但給定的門延遲將該值降至 4.95 弧度，減少了 21%。

PFD的等效狀態圖

在本系列前文我們了解到，RS 觸發器鑒相器可建模為一個雙狀態器件，其狀態圖如圖 5 所示。

圖 5 RS 觸發器鑒相器（左）及其等效狀態圖（右）

PFD 同樣可以用狀態機建模。粗略分析可知，PFD 等效為一個至少包含三個獨立狀態的狀態機：

狀態 0：Up=0，Dn=0

狀態 1：Up=1，Dn=0

狀態 2：Up=0，Dn=1

如圖 6 所示。

圖 6 PFD 電路的狀態圖

當 PFD 處于狀態 0（Up=0，Dn=0）時，輸入 R 的上升沿會使系統切換至狀態 1（Up=1，Dn=0）。電路將保持該狀態，直到輸入 V 的上升沿復位觸發器，使系統返回狀態 0。

如圖 6 所示，輸入 V 的上升沿會使系統從狀態 0 切換至狀態 2（Up=0，Dn=1）。電路保持該狀態，直到輸入 R 的上升沿復位觸發器，使系統返回狀態 0（Up=0 且 Dn=0）。

需要注意的是，上述狀態圖只是系統的基礎模型。如圖 4 所示，Up 和 Dn 輸出可能會短暫同時為高電平。因此，更精確的系統模型應包含第四個狀態：Up=1 且 Dn=1。

總結

PFD 設計中的一個核心問題是避免電路各節點產生過窄脈沖。這些由設計中快速反饋環路引發的毛刺窄脈沖，會導致后級電路工作異常。因此，為確保電路正常工作，在反饋路徑中加入合適的延遲至關重要。但需要注意，反饋延遲會同時限制最大可檢測相位誤差與最高工作頻率。

原文：

https://www.allaboutcircuits.com/technical-articles/understanding-the-exclusive-or-phase-detector/

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