湖南
芯片是由晶體管組成的，一個晶體管代表的就是一個邏輯開關。所以晶體管越多，芯片性能就越強。
但晶體管的多少，又與芯片的面積有關的，如果因為面積很大，然后導致的晶體管很多，這也不算什么本事，沒有一點技術含量。
所以過去的這些年，各大芯片廠們，其實就是一直在提高晶體管的密度，在同樣的芯片面積里，塞進更多的晶體管。
這就稱之為微縮工藝，比如5nm肯定比7nm的晶體管密度高，3nm肯定會比5nm的晶體管密度高，上圖是臺積電、三星、IBM、intel這幾大廠商，從10nm到3nm或2nm的芯片管密度對比圖。
在3nm時，臺積電的晶體管密度是290MTr / mm2，而三星是170MTr / mm2，intel則會達到520MTr / mm2，到了2nm時，臺積電會提升至490MTr / mm2，而IBM會達到333MTr / mm2，至于三星等沒有公布2nm芯片時的晶體管密度。
這意味著，我們其實不用去管多少納米的工藝，只要晶體管密度能夠提升，那么芯片工藝就會前進，晶體管密度才是最為核心的指標。
那么怎么提高晶體管密度呢，近日華為攤牌了，那就是不一定只能通過微縮的辦法，還可以通過邏輯折疊的辦法來實現的。
在5 月 25 日國際電路與系統研討會（ISCAS 2026）上，華為公司董事、半導體業務部總裁何庭波表示，正式稱，華為今年秋天會面世的麒麟手機芯片會率先采用邏輯折疊技術。
這種邏輯折疊技術，也就是一種3D技術，原來晶體管更多是平面的，一層攤開，但華為的技術，是多層排列，這樣同樣的面積，可以擺更多的晶體管了，別人蓋的是平房，華為蓋的是高樓。
華為將這個技術稱之為“韜（τ）定律”，對應摩爾定律。
按照資料顯示，今年華為的麒麟芯片，采用這種邏輯折疊技術，晶體管密度提升 53.5%，達到 238 MTr / mm2，P 核能效提升 41%，峰值頻率提升 12.7%。
大家對照一下我發布的第一張圖，可以看到238 MTr / mm2，就比三星的3nm芯片強了，幾乎接近臺積電的3nm水平了。
根據何庭波展示的PPT，我們可以看到，到2021年時，華為采用邏輯折疊技術的芯片，其晶體管密度會達到400+MTr / mm2的水平，也就是臺積電2nm的水平，強過IBM、三星的2nm水平。
更恐怖的是，可能到時候華為麒麟芯片的主頻能夠超過5.0GHz 主頻，那就真的是性能怪獸了。
可見，這次華為已經不再藏著掩著了，直接對外攤牌了，因為這個技術確實很強，也不會被人卡脖子，采用邏輯折疊技術，本身也不會受限于芯片工藝，也不用擔心設備的問題。
接下來，就讓我們期待一下今年秋天華為的新芯片發布，看看到底有多強了，邏輯折疊能不能某了友商們的命。
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