在無法獲得最先進(jìn)EUV光刻機(jī)（極紫外光刻機(jī)）、先進(jìn)制程工藝受限的背景下，中國半導(dǎo)體產(chǎn)業(yè)始終面臨一個現(xiàn)實問題：如果不能繼續(xù)沿著傳統(tǒng)先進(jìn)制程路線快速迭代，芯片性能該如何提升？

5月25日，在上海舉行的2026國際電路與系統(tǒng)研討會（ISCAS 2026）上，華為董事、半導(dǎo)體業(yè)務(wù)部總裁何庭波給出了新的答案，并正式提出半導(dǎo)體領(lǐng)域全新演進(jìn)理念——“韜（τ）定律”，引發(fā)外界廣泛討論。

該定律的核心，是以“時間縮微”替代“幾何縮微”：不再單純依賴晶體管尺寸不斷縮小，而是通過邏輯折疊等創(chuàng)新技術(shù)，持續(xù)壓縮信號傳播時延，提升系統(tǒng)整體效率。這意味著，華為試圖通過另一條技術(shù)路徑，在不依賴最先進(jìn)EUV工藝的情況下，追趕全球先進(jìn)制程演進(jìn)速度。

當(dāng)日下午，中國科學(xué)院科技論文預(yù)發(fā)布平臺還公布了一篇何庭波的論文，披露了“邏輯折疊”、“時間縮微”等核心技術(shù)細(xì)節(jié)以及“韜（τ）定律”究竟是什么、它與摩爾定律有什么不同、技術(shù)短板在哪里等諸多外界關(guān)注的問題。

一問：什么是“韜（τ）定律”？

過去半個世紀(jì)，摩爾定律的“幾何縮微”推動了半導(dǎo)體行業(yè)的發(fā)展。如今這一行業(yè)發(fā)展范式已然失效：單純的尺寸縮小帶來的技術(shù)紅利趨于枯竭，先進(jìn)制程芯片的單顆設(shè)計成本突破十億美元。

如何跨越傳統(tǒng)工藝路徑的局限？何庭波在5月25日提交的論文中詳細(xì)介紹了“韜（τ）定律”。簡單來說，芯片競賽不再看誰“做得小”，而是看誰讓信號“跑得快”。這一轉(zhuǎn)變在AI時代尤為迫切。AI算力集群的規(guī)模持續(xù)擴(kuò)張，從單芯片、數(shù)十芯片集群升級至數(shù)萬芯片的超大規(guī)模集群。然而，現(xiàn)代AI系統(tǒng)的能耗與成本瓶頸，核心已不在算力計算，而在于數(shù)據(jù)傳輸。數(shù)據(jù)顯示，大型AI集群超80%的能耗用于數(shù)據(jù)遷移，超70%的系統(tǒng)成本投入數(shù)據(jù)存儲。這意味著，縮減芯片間、機(jī)架內(nèi)、封裝內(nèi)的數(shù)據(jù)傳輸耗時，與降低計算耗時同等重要。

“過去六年，華為半導(dǎo)體團(tuán)隊針對該問題，在移動SoC、AI加速器、系統(tǒng)架構(gòu)、芯片封裝等領(lǐng)域進(jìn)行大量驗證。研究結(jié)論表明，行業(yè)突破的關(guān)鍵不在于迭代新制程節(jié)點、革新晶體管架構(gòu)，而在于更換核心優(yōu)化目標(biāo)。未來十年電子系統(tǒng)的迭代升級，將不再依托幾何縮放，而是以時間縮放為核心——系統(tǒng)性縮減全計算棧各層級的特征時間常數(shù)τ?！?/p>

她在論文中進(jìn)一步提出：摩爾定律的本質(zhì)從來不是幾何尺寸迭代，而是時間損耗的縮減?！案〉木w管，核心優(yōu)勢是開關(guān)速度更快；更密集的互連，優(yōu)勢是信號傳輸距離更短；更高的集成度，優(yōu)勢是數(shù)據(jù)跨模塊交互更少。因此，應(yīng)將時間本身作為核心衡量指標(biāo)?！彼J(rèn)為，晶體管、電路、芯片、系統(tǒng)各層級，均可定義專屬特征時間常數(shù)τ，未來芯片優(yōu)化的核心目標(biāo)，應(yīng)當(dāng)是全局τ的縮減，換句話說：幾何縮放不再是目的，而只是縮減τ的一種技術(shù)手段。

二問：“邏輯折疊”是怎么做到的？

在物理學(xué)中，τ通常代表時間常數(shù)。既然不能把晶體管做得無限小，那么另一個思路，就是盡可能縮短信號在晶體管之間所消耗的時間。怎么縮短？華為給出的答案是“邏輯折疊”。

在何庭波提交的論文中，提到芯片在速度性能方面取得的相當(dāng)一部分收益，并不是通過新的光刻工藝步驟獲得的，而是通過在三維空間中對邏輯分布進(jìn)行拓?fù)渲亟M實現(xiàn)的，且該方向可持續(xù)。

如果將芯片比做是一張畫滿迷宮的A4紙，原本信號要從紙的最左邊跑到最右邊，需要跨越很長的物理距離。那么將紙折疊起來，那些原本隔得很遠(yuǎn)的關(guān)鍵模塊在物理距離上變得更近。也就是說，邏輯折疊技術(shù)可以理解為原本單層的二維芯片，變成雙層甚至多層的三維結(jié)構(gòu)。

從表面上看，“韜（τ）定律”中的“邏輯折疊”容易讓人聯(lián)想到近年來流行的Chiplet（芯粒）架構(gòu)或3D堆疊技術(shù)。例如，當(dāng)單顆大芯片的良率、面積和成本難以繼續(xù)優(yōu)化時，可以將其拆分成多個功能模塊，再通過先進(jìn)封裝技術(shù)，像搭樂高一樣在三維空間里堆疊起來，以此提升整體性能。近年來，包括英偉達(dá)、AMD、蘋果以及臺積電在內(nèi)的國際廠商，都在逐漸將競爭重點從單純“拼制程”，轉(zhuǎn)向系統(tǒng)級優(yōu)化、先進(jìn)封裝、Chiplet、軟硬件協(xié)同以及數(shù)據(jù)互連效率。

但實際上，華為“韜（τ）定律”并不是3D堆疊，據(jù)悉，其在芯片設(shè)計之初就采用一體化的設(shè)計，不是一層層的堆疊。

品利基金半導(dǎo)體產(chǎn)業(yè)投資經(jīng)理陳啟對《每日經(jīng)濟(jì)新聞》記者表示：“先進(jìn)工藝肯定是未來要繼續(xù)追求的，晶體管密度擺在那里，不可能完全靠設(shè)計優(yōu)化就把工藝差距抹平。但在外部條件受限的情況下，華為需要通過芯片內(nèi)部的持續(xù)優(yōu)化，提高整體性能?！?/p>

“當(dāng)前整個行業(yè)其實都在推進(jìn)類似方向，比如臺積電近年來持續(xù)強(qiáng)調(diào)DTCO（設(shè)計—工藝協(xié)同優(yōu)化）理念。尤其在3納米之后，工藝本身帶來的性能提升已經(jīng)不像過去那樣明顯，越來越多性能增益來自架構(gòu)優(yōu)化、系統(tǒng)級協(xié)同設(shè)計。某種程度上說，華為是把這條技術(shù)路線做到了更極致?！标悊⒄f道。

三問：華為追趕臺積電還有多遠(yuǎn)？

如果說，“韜（τ）定律”回答的是“如何不依賴先進(jìn)制程繼續(xù)提升芯片性能”，那么另一個備受關(guān)注的問題是，這一路線究竟能在多大程度上縮小與全球先進(jìn)工藝之間的差距？

目前，全球先進(jìn)制程的主導(dǎo)者仍然是臺積電。根據(jù)其公開路線圖：7納米工藝2018年量產(chǎn)；5納米工藝2020年量產(chǎn)；3納米工藝2022年進(jìn)入量產(chǎn)；2納米（N2）2025年下半年量產(chǎn)；A14（業(yè)內(nèi)通常視為1.4納米級工藝）預(yù)計2028年量產(chǎn)。

相比之下，華為目前公開已知、經(jīng)過市場驗證的先進(jìn)芯片制造能力，仍主要停留在7納米級別。這意味著，目前雙方在制造工藝、量產(chǎn)能力、良率控制以及成本控制方面，仍存在明顯差距。

不過，“韜（τ）定律”并沒有停留在理論層面，何庭波在演講中透露：基于“韜（τ）定律”，華為在過去6年的實踐中已成功設(shè)計和量產(chǎn)了381款芯片。過去幾年，華為先后推出了鯤鵬、麒麟、昇騰等系列核心芯片，而今年秋季發(fā)布的麒麟芯片將是邏輯折疊的首次商業(yè)化落地。

何庭波在論文中披露了詳細(xì)的實測數(shù)據(jù)：“晶體管密度：單代產(chǎn)品從155百萬晶體管/平方毫米提升至238百萬晶體管/平方毫米，等效超越傳統(tǒng)幾何縮放3年的迭代進(jìn)度；性能功耗方面：SoC（片上系統(tǒng)）性能核心能效比提升41%，最高主頻提升近13%?！?/p>

她坦言：“麒麟2026搭載的邏輯折疊技術(shù)為保守版落地方案，僅針對核心關(guān)鍵路徑做局部折疊優(yōu)化，未實現(xiàn)全芯片覆蓋。但即便如此，產(chǎn)品CPU（中央處理器）性能核心主頻仍回升至3.1GHz。預(yù)計到2031年，基于該定律的高端芯片晶體管密度將達(dá)到1.4納米制程的同等水平?！?/p>

展望未來十年，她介紹稱，邏輯折疊將從局部關(guān)鍵路徑折疊，迭代為三層、四層及以上的全尺寸多層折疊架構(gòu)。預(yù)計2026年—2035年，晶體管密度將突破400百萬晶體管/平方毫米，麒麟系列CPU核心主頻有望突破4GHz。

四問：“韜（τ）定律”現(xiàn)存哪些技術(shù)挑戰(zhàn)與待解難題？

即便華為已經(jīng)給出了清晰的技術(shù)路線圖，這條路徑能否真正形成規(guī)?；a(chǎn)業(yè)能力，仍然存在大量待解問題。何庭波在論文中也坦言：技術(shù)突破無法依靠單一企業(yè)獨立突破?！肮ぞ哝?、行業(yè)標(biāo)準(zhǔn)、基準(zhǔn)測試、器件物理、產(chǎn)業(yè)經(jīng)濟(jì)模型等均需要全行業(yè)協(xié)同創(chuàng)新。”

論文中具體列舉了幾個難點。首先是工具鏈與設(shè)計方法論缺失?，F(xiàn)有電子設(shè)計自動化（EDA）工具適配傳統(tǒng)平面芯片設(shè)計，全尺寸邏輯折疊技術(shù)需要全新工具鏈；晶圓間工藝偏差問題。邏輯折疊技術(shù)采用多晶圓堆疊鍵合，不同批次、甚至不同工藝節(jié)點的晶圓存在閾值電壓、驅(qū)動電流、互連RC參數(shù)偏差，且偏差幅度遠(yuǎn)大于單晶圓內(nèi)部誤差，對時鐘分布、保持時間裕度影響顯著；能耗約束問題。τ縮放是時間維度優(yōu)化準(zhǔn)則，并非能耗約束準(zhǔn)則。芯片速度提升10倍的同時，功耗可能同步提升10倍，超出電網(wǎng)供電承載上限，因此τ縮放必須配套能耗優(yōu)化體系。

但未來如果“時間縮微”路線能夠被持續(xù)驗證，那么行業(yè)對于先進(jìn)工藝節(jié)點的依賴程度，可能會有所下降。芯片企業(yè)的競爭重點，也可能從單純追求最先進(jìn)制程，逐漸轉(zhuǎn)向“成熟工藝+系統(tǒng)級創(chuàng)新”的綜合能力競爭。對于中國半導(dǎo)體產(chǎn)業(yè)而言，“韜（τ）定律”的意義或許并不僅僅是一項具體技術(shù)。它是在先進(jìn)制程受限背景下，中國企業(yè)對“后摩爾時代”提出的一種新探索路徑。就像何庭波在論文中寫道：“相較于產(chǎn)品迭代，τ縮放的核心價值在于方法論革新?！?/p>