北京
紫金財經5月25日消息 在上海舉辦的2026國際電路與系統研討會上，華為公司董事、半導體業務部總裁何庭波發表《半導體新路徑探索與實踐》主旨演講，正式發布"韜(τ)定律"（Tau Scaling Law），提出以"時間縮微"替代"幾何縮微"作為半導體與電子系統演進的新指導原則。這是中國企業在全球半導體領域首次提出指導產業發展的新原則，引發業界廣泛關注。
過去半個世紀，摩爾定律依靠不斷縮小晶體管尺寸（幾何縮微）推動性能提升，但如今已逼近物理極限，且先進制程成本急劇攀升。華為提出的韜定律將演進重心從空間維度轉向時間維度，以系統性降低電路時間常數τ（壓縮信號傳播時延）為目標，通過邏輯折疊（LogicFolding）技術突破傳統平面布局邊界，配合器件層寄生參數優化、芯片層軟硬芯全棧協同設計，以及系統層互聯協議重構，在相同制程下實現晶體管密度與系統性能的階躍式提升。
何庭波透露，過去六年華為已基于該理念設計并量產381款芯片，覆蓋手機與AI計算領域。將于2026年秋季發布的"麒麟2026"手機芯片將首次完整商用邏輯折疊技術，由單層邏輯布局擴展至雙層，實現性能大幅躍升，打破此前麒麟9030系列面臨的性能"飽和區"。
華為預計，到2031年，基于韜定律的高端芯片晶體管密度可達到等效1.4nm制程的同等水平。
韜定律的意義在于為國產半導體探索出一條不完全依賴EUV極紫外光刻機的可持續演進路徑，通過架構與系統創新換取性能增量，有望重塑先進封裝、EDA工具及國產晶圓代工的價值認知。
何庭波在會上表示：未來一定屬于開放合作。在韜定律的路徑下，我們期待與全球科學家、工程師和產業伙伴緊密合作，共同推動半導體與電子產業持續發展。
換道超車預期："時間縮微"+邏輯折疊技術可在不依賴最先進EUV光刻節點的情況下，通過架構/系統協同優化逼近1.4nm等效性能（2031年目標），減輕"制程焦慮"，利好國產芯片設計、EDA工具、先進封裝（3D堆疊/異構集成）全產業鏈價值重估。
重大意義：中國首次在全球半導體領域提出產業發展指導新原則，具標志性意義，觸發主題性資金快速涌入半導體自主可控方向。
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