當指導全球半導體產業發展“摩爾定律”逐漸失效后，在先進光刻技術獲取受限且不太經濟的大背景下，華為提出了“韜（τ）”定律，作為接下來指導半導體行業發展的新規則。

5月25日，2026國際電路與系統研討會在上海舉行，華為公司董事、半導體業務部總裁何庭波在會上發表了《半導體新路徑探索與實踐》的主旨演講，正式發表“韜（τ）定律”。這是中國在全球半導體領域首次提出指導產業發展的新原則。

需要指出的是，華為不僅是發表“韜（τ）”定律本身，還帶來了多款芯片的實證。這對中國半導體產業鏈都是極大提振。25日當天，中國半導體制造產業鏈相關股價大幅上漲，中芯國際（688981.SH）接近漲停，華虹公司（688347）20%漲停，半導體設備股拓荊科技（688072.SH）、盛美上海（688082.SH）均大幅上漲。

“時間（τ）縮微”替代“幾何縮微”

同一天，何庭波在中國科學院科技論文預發布平臺上發表署名論文《多層電子系統的時間縮微理論（A Time Scaling Theory for Multi-Layer Electronic Systems）》，該論文對“韜定律”進行了詳細的解釋和說明。

韜定律提出以“時間（τ）縮微”替代“幾何縮微”作為半導體與電子系統演進的新指導原則——通過邏輯折疊等創新技術，持續壓縮信號傳播時延，不斷提升晶體管密度，從而實現半導體與電子系統的持續演進。

在半導體行業的大部分歷史中，其主要任務只有一個：縮小晶體管的尺寸。

戈登·摩爾（Gordon Moore）于1965年觀察到晶體管密度大約每兩年翻一番，十年后，羅伯特·丹納德（Robert Dennard）的縮放理論對此進行了補充。該理論指出，電壓和尺寸的成比例縮小可以保持電場強度恒定。幾何縮放和丹納德縮放共同作用，在近五十年的時間里，實現了每瓦性能和每美元性能的指數級提升。

摩爾定律既是一項經驗觀察，也幫助建立了一個行業契約，整個計算體系都建立在這個契約之上。

何庭波在論文中明確指出，摩爾定律這個行業契約如今已不再適用。在7納米節點之后，幾何級數縮放不再像過去那樣帶來顯著效益。2納米節點的尖端芯片設計預算超過了10億美元。

對華為這類難以獲得最先進光刻技術的企業而言，這種限制來得更早，影響也更加嚴重。

基于這些行業現狀和企業實際情況，過去六年，華為半導體團隊在移動SoC、AI加速器、系統架構和封裝等領域，對這個問題進行了深入研究。最終結論是，答案并非在于采用新的制程節點或晶體管架構，而在于改變主要的優化目標本身。

華為認為，未來十年電子系統的發展方向不應是幾何縮放，而應是時間縮放——即系統性地降低堆疊每一層中單一特征時間常數τ，從皮秒級晶體管開關到秒級數據中心工作負載響應。

基于該定律，華為過去六年已成功設計并量產了381款芯片。今年秋季，華為將發布新的麒麟手機芯片，完整采用邏輯折疊技術，大幅提升相關性能。

Omdia中國區半導體分析師總監何暉接受澎湃新聞記者采訪時表示，韜定律的原理，就是將通信網絡中高傳輸，低時延原理運用到了芯片內部，而不只是單純依賴先進制程帶來微縮空間，增加晶體管數量來實現性能提升。

何暉進一步解釋，在先進制程受限的當下，結合華為自身的技術優勢，通過利用通信方面的技術特點，再結合改進介質等方式來彌補物理極限的限制，尋求其他的技術突圍路徑。

韜定律核心“邏輯折疊”

何庭波在論文中指出，摩爾定律本質上并非幾何形狀，而是對最終用戶影響最大的技術。更小的晶體管之所以能提升系統性能，是因為它們切換速度更快。更密集的互連線之所以能提升性能，是因為信號傳輸距離更短。更高的集成度之所以能提升性能，是因為數據跨越的邊界更少。每一代技術帶來的本質上都是時間的縮短——器件層面從皮秒到納秒，芯片層面從納秒到微秒，系統層面從微秒到秒。空間縮放僅僅是壓縮時間的工具。

因此，時間本身應該被用作主要衡量標準。在堆棧的每一層——晶體管、電路、芯片和系統——都可以定義一個特征時間常數τ，并將其縮減作為統一優化目標。幾何縮微由此成為縮減τ的眾多技術手段之一，而不再是唯一的手段。

奧爾布賴特石橋集團（ASG）合伙人、副總裁兼中國科技政策負責人保羅·特里奧洛解讀“韜定律”時表示，華為的思路是直截了當的，未來半導體發展的進步，不再主要依賴幾何尺寸的縮小，而是通過在器件、電路、芯片、系統等各個層面，壓縮有效常數τ來實現。在器件層面，這種機制降低電阻和電容。在電路層，這意味著通過三維“邏輯折疊”架構來縮短導線和信號路徑。在芯片層，它意味著軟硬件架構與硅片協同設計。在系統層，它意味著減少通過統一的內存語義和緊密集成的SuperPod，實現互聯延遲的優化。

對于“邏輯折疊”，特里奧洛認為，華為將其描述為從傳統的二維布局轉向垂直堆疊架構，其中多個平面邏輯層沿著Z軸向上折疊。華為使用的類比是：從單層住宅轉向多層建筑，通過電梯連接樓層。這樣做的目標非常直接：在不完全依賴晶體管尺寸縮小的情況下，通過減少信號傳播距離、縮短關鍵路徑、提升有效晶體管密度，以實現性能的提升。

論文顯示：τ縮微的首次量產規模測試在移動設備領域展開。智能手機SoC的特殊之處在于，單個芯片構成了整個系統。多插槽并行架構無法實現；即使擁有上千個節點，也無法彌補鏈路速度慢的問題。所有交付給用戶的性能都源自單個芯片，功耗僅為幾瓦，并且受到手持設備外形尺寸限制帶來的散熱限制。

此外，2020年之后，隨著先進制程節點的獲取受到限制，關鍵問題變成了：在制程節點固定的情況下，如何在單個芯片上持續實現代際性能提升？

華為說，最終的答案就是邏輯折疊（LogicFolding）。邏輯折疊是一種設計方法，它將數字電路、模擬電路和存儲電路劃分到垂直堆疊的有源層中，遵循時間縮放原則，從而在性能、功耗和面積之間實現協同優化。

何庭波在會上說，“麒麟2026”手機芯片是邏輯折疊技術的首次成功實施。它基于全新的自由邏輯設計理念，由單層擴展至了雙層，并實現晶體管密度等指標的大幅提升。“我們取得了一系列僅靠先進制程工藝難以取得的進步。”何庭波說，諸如此類的大量創新，會逐步落地到2027年及之后的量產芯片中。

“未來十年，我們會持續走向全面折疊，甚至走向更多層的折疊，持續優化從器件、電路，到芯片和系統的全棧性能。”何庭波說。

特里奧洛認為，這在技術上并非完全新穎。半導體行業多年來一直在朝這個方向發展，比如英偉達現在的優勢不僅在于晶體管密度，更在于系統級集成。AMD也在追求小芯片堆疊和先進封裝技術。蘋果M系列的成功，很多程度上也歸功于內存的本地化以及硬件與軟件的垂直集成。“華為的做法是將這些趨勢加以提煉，并將其提升為全面的后摩爾定律時代的解決方案。”

根據論文，在移動 SoC上，邏輯折疊（LogicFolding）在固定器件節點（即制程工藝不變）下，實現了55%的晶體管密度階躍式提升，以及41%的能效增益。論文預計，到2031年，在器件和電路層面，晶體管密度將從155 MT/mm2（百萬晶體管/平方毫米）提升到400+ MT/mm2。華為官方新聞稿中則寫道，到2031年，基于韜定律的高端芯片晶體管密度將達到1.4納米制程的同等水平。

對中國半導體產業有何影響？

在全球半導體的競爭中，中國半導體產業由于先進光刻技術受限，承受的挑戰和壓力最大。但華為提出的韜定律以及多款芯片實證，為中國半導體乃至于全球半導體產業后摩爾時代的持續演進找到了一條新方向。

從2020年5月到2026年5月，華為半導體設計并量產了381款芯片，服務于移動、人工智能、汽車、工業和基礎設施市場。在這些產品組合中，τ縮微理論得到了驗證。

華為在論文中表示，展望未來，CPU核心頻率預計到2029年將達到4GHz及以上，麒麟SoC的能效預計在三到五年內典型使用情況下將提升一倍以上，而人工智能硬件集成度預計到2035年將增長100倍以上。

何庭波說，2026到2035年，隨著大量探索性的技術逐步產品化，晶體管的密度將持續提升，工作頻率將持續增長，將持續推出性能卓越的手機芯片。“我們的解決方案走得通，走得遠。我們新芯片的性能完全可以持續對標另外一條路徑。”

針對半導體行業未來的發展，何庭波表示：“未來一定屬于開放合作。在‘韜定律’的路徑下，我們期待與全球科學家、工程師和產業伙伴緊密合作，共同推動半導體與電子產業持續發展。”

何暉認為，華為這次對外露出，本身也展示了一種態度。通過系統級的優化，而不是單純比拼物理極限，在硅材質摩爾定律接近極限的當下，也未嘗不是一種積極的嘗試。

上海財經大學特聘教授、專事智能科技產業和智能經濟研究的胡延平認為，“韜定律”實際上約等于解鎖了華為式的芯片計算時空觀，以自由邏輯變原理、以物理優化縮常數、以邏輯折疊增密度、以全棧協同提效率、以系統重構降時延；這是一種不同于過往制程精度、DUV多次曝光、良率等視角的新體系，具有多維技術融合演進的新特征，且不完全只是做加法、做優化。業界可能不僅要看邏輯折疊，更要看自由邏輯設計理念究竟是什么。

胡延平表示，“韜定律”可以既是一次理論創新，也是一次實踐拓新。路走著走著，就逐步走遠，走出過往熟悉的半導體產業地帶了。