正式提出指導產業持續演進的新原則 ——韜（τ）定律。

在5月25日電氣電子工程師學會(IEEE)舉辦的國際電路系統研討會ISCAS 2026上，華為公司董事、半導體業務部總裁何庭波發表題為“半導體新路徑探索與實踐”的主旨演講，發表了指導半導體產業發展的全新原則——。這是中國產業科技工作者首次就半導體產業發展模式提出主張，受到業界廣泛關注。

韜(τ)定律提出以“時間(τ)縮微”替代“幾何縮微”作為半導體與電子系統演進的新指導原則，通過邏輯折疊等創新技術，持續壓縮信號傳播時延，不斷提升晶體管密度，從而實現半導體與電子系統的持續演進。這是繼摩爾定律后對半導體發展模式規律的新的突破性解構()。

那么，何庭波是如何闡釋韜(τ)定律的，當時的語境是什么，整體演講又說了什么？

以下為中文翻譯后的演講全文：

《半導體新路徑探索與實踐》

——何庭波在ISCAS2026演講全文

尊敬的各位專家、各位同仁：

大家好！非常榮幸在ISCAS2026這一國際頂級電路與系統盛會，與全球業界精英共同探討半導體產業的未來方向。今天，我想圍繞“后摩爾時代的半導體新路徑”，分享華為六年探索的思考、實踐與展望，并正式提出指導產業持續演進的新原則——韜(τ)定律。

一、摩爾定律的極限：產業面臨雙重困局

過去六十余年，半導體產業始終沿著摩爾定律的軌跡高速發展：通過幾何縮微(持續縮小晶體管物理尺寸)，每18-24個月單位面積晶體管數量翻番，性能提升、成本下降。從微米到納米，從7nm、5nm到3nm，幾何縮微驅動了全球數字經濟的爆發式增長。

但今天，這條路徑已走到物理極限與經濟極限的十字路口，難以為繼：

物理極限觸頂：制程進入1-2納米尺度，晶體管接近原子量級，量子隧穿效應導致電子失控漏電，發熱呈指數級上升，傳統“開關”功能失效；材料缺陷、互連延遲、功耗密度等問題徹底顛覆原有設計邏輯。

經濟極限崩塌：3nm制程設計成本超10億美元，單次流片費用超5億美元；2nm及以下工藝的研發與制造成本呈指數級攀升，投入產出比嚴重失衡，僅少數企業能承擔，產業創新活力被抑制。

需求與供給嚴重錯配：AI、云計算、自動駕駛、物聯網等新興領域對算力、能效、帶寬的需求呈指數級增長，而幾何縮微放緩導致性能提升幅度大幅收窄，“性能饑渴”與“工藝瓶頸”的矛盾日益尖銳。

全球半導體產業正站在歷史轉折點：修補摩爾定律無濟于事，延續幾何縮微是死胡同，我們必須跳出固有思維，探索一條全新、可持續、可規模化的演進路徑。

二、韜(τ)定律：以“時間縮微”替代“幾何縮微”

基于六年技術攻堅與產業實踐，華為正式提出韜(τ)定律——以“時間縮微”替代“幾何縮微”，以系統性降低時間常數τ為核心目標，通過邏輯折疊、全棧協同、系統重構等創新技術，持續壓縮信號傳播時延，實現晶體管密度、性能、能效的同步躍升，構建后摩爾時代半導體與電子系統的全新演進體系。

(一)核心內涵：從“縮尺寸”到“縮時間”

摩爾定律：核心是幾何縮微(縮小晶體管尺寸、減小面積)，追求“空間密度”；

韜定律：核心是時間縮微(降低信號傳播時延、減小時間常數τ)，追求“時間效率”。

時間常數τ(τ=RC，R為電阻、C為電容)是決定電路響應速度、信號延遲、功耗的核心物理量。韜定律的本質，是貫穿器件、電路、芯片、系統全層級，系統性降低τ值，讓信號跑得更快、電路響應更短、系統能效更高，最終在不依賴極致幾何縮微的前提下，實現性能與密度的持續演進。

(二)多層級協同優化體系：四大核心維度

韜定律不是單一技術，而是覆蓋器件、電路、芯片、系統的全棧式創新架構，四大維度層層遞進、協同增效：

1.器件層面：物理底層降τ，夯實基礎

通過優化晶體管結構、材料與互連方案，從源頭降低器件級時間常數τ：

優化晶體管溝道、摻雜與接觸電阻，降低R值；

采用高k介質、低寄生電容結構，降低C值；

創新互連材料(如銅互連、石墨烯互連)，減少互連RC延遲；

探索二維半導體、寬禁帶半導體等新材料，突破硅基物理限制。

2.電路層面：邏輯折疊(LogicFolding)，突破平面極限

邏輯折疊是韜定律的核心標志性技術，徹底打破傳統芯片平面布局的物理邊界：

將傳統二維平面電路，通過三維立體折疊、垂直互連，把分散的邏輯單元“堆疊”起來；

顯著縮短關鍵路徑走線長度(減少50%-80%)，大幅降低信號傳播的RC負載；

在相同面積下，晶體管密度提升2-5倍，電路性能提升30%-100%，功耗降低40%以上；

2026年秋季發布的新一代麒麟芯片，將全球首發商用邏輯折疊技術，實現旗艦芯片性能的跨越式提升。

3.芯片層面：軟硬芯全棧協同，釋放系統潛能

以“軟件-架構-芯片”全棧協同設計為核心，基于實際工作負載優化指令流與數據流：

架構創新：采用異構計算、存算一體、近內存計算等架構，打破“內存墻”與“功耗墻”；

軟件定制：針對AI、手機、服務器等場景，優化編譯器、指令集與調度算法，提升并行度；

芯片優化：根據軟件負載，定制化設計IP核、流水線與互連網絡，實現端到端執行時間最小化。

4.系統層面：靈衢總線(LingquBus)，重構互聯體系

定義全新的靈衢總線協議，重構計算系統互聯架構：

實現超節點統一內存編址與原生內存語義，減少數據搬運開銷；

提升系統帶寬、降低通信時延(減少60%以上)，支持萬級節點高效互聯；

適配AI集群、數據中心、邊緣計算等多場景，構建高效能、低功耗的新一代計算系統。

三、六年實踐：韜定律從理論到落地，已量產381款芯片

自2020年起，華為基于韜定律核心思想，開啟全棧技術研發與產品落地，六年累計設計并量產381款芯片，覆蓋智能手機、AI計算、服務器、物聯網、汽車電子等千行百業，實現規模化商用驗證：

(一)核心成果

性能與密度突破：基于韜定律的芯片，在14nm/7nm成熟工藝下，實現接近5nm/3nm的性能表現;預計到2031年，高端芯片晶體管密度將等效1.4nm制程水平，徹底擺脫對極致EUV工藝的依賴。

能效大幅提升：通過全層級降τ，芯片能效比提升2-3倍，AI訓練/推理、手機續航、服務器功耗等關鍵指標達到行業領先。

規模化商用：381款芯片已全面商用，服務全球超10億用戶；其中手機SoC、AI芯片、服務器CPU、車載芯片等核心產品，已成為行業標桿。

(二)典型案例

智能手機芯片：新一代麒麟芯片(2026年秋季發布)，采用邏輯折疊技術，CPU/GPU性能提升40%，能效提升35%，晶體管密度等效3nm工藝，無需依賴先進制程即可實現旗艦級體驗。

AI計算芯片：昇騰系列AI芯片，基于韜定律“靈衢總線+存算一體”架構，訓練算力達PFLOPS級，能效比遠超同類產品，已廣泛應用于全球AI數據中心。

服務器芯片：鯤鵬系列CPU，通過軟硬芯協同優化，多核性能提升50%，功耗降低30%，適配云計算與企業級服務器場景。

四、產業價值：韜定律開辟三條新賽道，重構全球格局

韜定律不僅是技術突破，更重構了半導體產業的價值邏輯與競爭格局，開辟三條可持續發展的新賽道：

(一)成熟工藝“挖潛”賽道

無需依賴3nm/2nm等極致先進制程，通過邏輯折疊、全棧協同，讓14nm/7nm成熟工藝發揮出5nm/3nm的性能潛力，大幅降低研發與制造成本，解決先進制程“卡脖子”難題，為全球中小企業提供創新機會。

(二)系統級創新賽道

從“單一芯片性能競爭”轉向“全系統能效競爭”，推動產業從“制程驅動”向“架構+軟件+芯片協同驅動”轉型，釋放系統級創新紅利，適配AI、自動駕駛等新興場景需求。

(三)開放合作生態賽道

韜定律是開放、兼容、可擴展的技術體系，不封閉、不排他，歡迎全球企業、科研機構、高校共同參與技術研發、標準制定與生態建設，構建“開放合作、互利共贏”的全球半導體產業新生態。

五、未來展望：開放合作，共筑后摩爾時代新生態

后摩爾時代，沒有任何一家企業能獨善其身，也沒有任何一條路徑能單打獨斗。韜定律的落地與推廣，離不開全球產業鏈、供應鏈、創新鏈的協同發力。

華為的愿景是：以韜定律為共識，聯合全球科學家、工程師、產業伙伴，共同攻克器件、材料、架構、軟件等關鍵技術，共建開放標準與生態，讓半導體技術持續進步，讓數字經濟惠及全球每一個人。

在此，我鄭重呼吁：

開放技術合作：華為愿開放韜定律核心技術框架、邏輯折疊IP、靈衢總線協議等，與全球伙伴聯合研發、共享成果；

共建產業生態：攜手打造“韜定律產業聯盟”，制定統一技術標準、測試規范與接口協議，推動技術規模化落地；

培養創新人才：聯合全球高校與科研機構，開設后摩爾時代半導體技術課程，培養跨學科、復合型創新人才。

各位同仁，半導體產業是數字經濟的基石，是人類科技進步的核心動力。摩爾定律的時代落幕，但創新永不落幕；幾何縮微的路徑走到盡頭，但時間縮微的新路徑已開啟。

華為愿以開放、包容、共贏的姿態，與全球產業伙伴一道，共同探索、實踐、完善韜定律，攜手開創后摩爾時代半導體產業的新篇章，為全球科技進步與人類文明發展貢獻中國智慧與中國力量！

謝謝大家！

注：該演講為英文演講，中文選自藍血研究

審校：博文

編輯：曉燕

指導：辛文