一個月內，華為芯片兩次被推上頭條。

上個月，DeepSeek 發布 V4 系列模型。1.6 萬億參數，性能比肩頂級閉源模型，全部開源。但大家聊得最多的其實是另一件事：DeepSeek 把首發適配的優先權給了華為昇騰。

黃仁勛在更早的一檔播客里說過一句話，大意是如果有一天頂級模型在華為芯片上首發，「將是一個可怕的結果」。結果這一天還真來了。

今天在 ISCAS 2026 上，華為半導體業務部總裁何庭波公布了華為提出的「韜（τ）定律」，并宣布今年秋天面世的麒麟 2026 芯片將首次完整采用「邏輯折疊」技術。

何庭波.

何庭波上一次被大眾記住的發聲，還是 2019 年 5 月 17 日凌晨發給全體海思員工的內部信：

多年前，還是云淡風輕的季節，公司做出了極限生存的假設，預計有一天，所有美國的先進芯片和技術將不可獲得，華為仍將持續為客戶服務。為了這個以為永遠不會發生的假設，數千海思兒女，走上了科技史上最為悲壯的長征，為公司的生存打造備胎。

何庭波當時是海思總裁，寫這段話的三個小時前，華為剛被列入實體清單。一年后，臺積電停止代工。

那會兒華為剛做出麒麟 9000，全球首款 5nm 5G SoC，153 億晶體管，用一顆少一顆。Mate 40 一機難求，之后兩年華為旗艦被迫改用高通驍龍 4G 芯片，全球份額從第二名掉下去了。

2019 年那封信里還有一句：「華為正在本行業逐步將自己的芯片從使用別人家的，轉為海思自研體系。」當時行業普遍以為她說的就是設計能力自研。

七年后再看，她說的恐怕是整條技術路線。

這些年華為在芯片話題上的嘴緊是出了名的，所以今天這種級別的技術公開才格外反常。DeepSeek 選擇首發昇騰，何庭波透露華為半導體技術路線，兩件事相隔一個月，說的是同一件事： 華為的芯片敘事，要從「活下來」翻篇到「往哪走」了 。

附何庭波署名論文

https://chinaxiv.org/abs/202605.00224

韜定律

何庭波給出的答案說穿了就一句話：別再死盯「把晶體管做得更小」了，開始盯「讓信號跑得更快」。

聽上去像一句正確的廢話對吧？但它后面跟著一個被行業忽視了太久的事實。

芯片跑多快，說到底就取決于一件事：信號從 A 點跑到 B 點要多久。這個時間由一個叫「時間常數 τ」的物理量決定。

信號每經過一段導線、每穿過一個邏輯門，都要被電阻和電容拖一下。τ 越大，信號越慢，頻率就上不去。

過去五十年，全行業降低 τ 的辦法只有一個：把晶體管做小、讓導線靠近、讓信號少跑路。這叫「幾何縮微」，是摩爾定律全部的底層邏輯。從 28nm 到 16nm 到 7nm 到 5nm 到 3nm，一路走下來都是這條路。

但 7nm 往下，事情變味了。

論文的原話是：「在 7 納米節點之后，純粹依靠尺寸縮放帶來的收益已經趨于平緩。」

導線延遲已經成了決定芯片速度的大頭 。 你花幾百億美元把晶體管做到 3nm，但真正拖后腿的那部分其實沒怎么改善。

打個比方吧，你開超跑，發動機夠猛了，但每天上班得繞城市外環。卡住你的不是馬力，是那段路有多繞。

繼續升級發動機（縮小晶體管），快個 10%。給你修條穿城隧道（縮短走線距離），能快 50%。

何庭波選了修隧道。

這就是韜定律的核心主張： 以「時間縮微」替代「幾何縮微」 。不糾結把晶體管做得多小了，轉而從各個層面系統性地壓縮信號傳播時間。τ 降了，性能就上來了，晶體管密度的等效指標自然也跟上了。

但「時間縮微」不是一招鮮。華為把它拆成了四層一起干的事。

最底下的器件層，用新材料（釕、鈷）替掉傳統銅導線來降電阻，用低介電常數材料來降寄生電容，從物理上把 τ 的底線壓低。電路層，用邏輯折疊把平面布局變立體，大幅縮短走線。這是四層里動靜最大的一步。

芯片層，華為同時掌控鴻蒙、編譯器和芯片微架構，能根據實際跑的東西來定制數據通路。芯片只算該算的，不做無用功。

系統層，華為搞了個叫「Unified Bus」的東西（中文叫「靈衢總線」），用一個協議替掉傳統那一堆疊起來的 PCIe + NVLink + 以太網 + 軟件遠程內存。

這四層像同一臺發動機的四個汽缸。單開一個，動力有限。四缸一起點火，才能釋放真正的性能。

過去六十年，搞工藝的、畫電路的、做架構的、搭系統的，各干各的，各看各的指標。韜定律頭一回讓所有人盯著同一個數字使勁。

說白了，韜定律講的就是：晶體管做不了更小了？那就讓整個系統跑得更快。代價嘛，復雜度陡增，每一層都得擰緊螺絲 。

邏輯折疊

韜定律四層體系里，邏輯折疊（LogicFolding）是最核心的一層，也是麒麟 2026 的大招。

傳統芯片電路鋪在一個平面上，像一張巨大的城市地圖。幾十億個晶體管和連線全攤在同一層。兩個需要頻繁對話的邏輯單元，可能因為平面布局限制被甩在了芯片兩端，信號跑幾百微米才能到。

邏輯折疊干的事，就是把這張攤開的地圖「折」起來。對折一下，它們就貼一塊了。幾十厘米變成幾毫米。

芯片同理。把電路邏輯從一個平面分成上下兩層，頻繁對話的單元通過垂直短通道直連，替掉平面上那段繞遠路。關鍵路徑走線縮短約 30%。

距離短了，電阻小了，電容小了，τ 就小了。τ 小了，芯片就快了。

不過話說回來，三維堆疊這事在半導體圈子里不新鮮。

AMD 的 3D V-Cache，把 64MB SRAM 緩存堆在 CPU 核心上面，游戲性能平均漲 21%，早就量產了。Intel 的 Foveros，把計算、GPU、I/O 這些不同功能的芯粒面對面貼一起，Meteor Lake 就是這么封的。臺積電 SoIC，干的也是類似的活。

但它們堆的全是「不同的功能模塊」。緩存一塊，計算核心一塊，I/O 一塊。各自獨立生產，做完了再用封裝工藝粘到一起。打個不那么精確的比方，就是兩棟樓之間架了座天橋。

華為干的事更激進： 把同一棟樓改成復式 。不是兩顆芯片貼一塊，是把一顆芯片的內部電路從單層掰成雙層。CPU 流水線里相鄰的兩個階段，一個擱樓上一個擱樓下，中間坐電梯（垂直通孔）直達。功能上還是一個整體，物理上變成了立體的。

AMD 在兩棟樓之間搭天橋，華為在一棟樓里面裝電梯。干的事完全不一樣 。（當然這個比方也不能百分百精確還原技術差異，湊合著理解吧）

這意味著芯片設計師得打破一個幾十年的基本假設：所有邏輯單元都得在同一個平面上搞定。何庭波給它起了個名，叫「 自由邏輯設計理念 」。

設計師現在可以看著延遲、功耗、散熱的約束，靈活決定哪些邏輯放上層哪些放下層。舉個例子：CPU 核心的取指單元放下層，譯碼單元放上層，層間垂直互連一拉就通。傳統平面設計里這倆可能隔著幾百微米繞行走線，折疊之后垂直距離也就幾微米。

對 EDA（電子設計自動化）工具來說這是動根基的事。傳統 EDA 工具默認世界是平的，布局布線算法、時序分析、功耗仿真全建在二維數學上。

現在世界立起來了。你得有三維布局布線來分配上下層，三維時序分析來算垂直通孔里的延遲，三維熱仿真來預測雙層結構怎么散熱。全球有這套完整能力的工具鏈，真不多。華為能在 2026 年把邏輯折疊做進量產芯片，工具鏈這塊肯定是提前跑了很久了。

何庭波還攤了個路線圖：麒麟 2026 只是雙層，未來還要往全面折疊和更多層走。到 2031 年，高端芯片晶體管密度要達到 1.4nm 制程的同等水平。

換句話說：用 7nm 級的工廠，做出 1.4nm 級的密度。AI 硬件集成度到 2035 年漲 100 倍以上，這是韜定律給出來的預期。

381 顆芯片

381 款芯片，六年，年均 60 多款。手機、基站、AI、車載都有。

這個數字含金量不在「多」，在「廣」。芯片設計里最貴的東西不是流片費，是方法論試錯的成本。每種新設計方法都得在不同場景、不同功耗區間、不同性能目標下反復跑驗證。

381 款就是說華為把一個龐大的驗證矩陣跑完了。只做手機芯片的公司沒有基站場景可驗證，只做 AI 芯片的公司沒有低功耗終端的約束。

麒麟 2026 不是邏輯折疊的「首次嘗試」， 但是首次成功實施 。 381 顆芯片積出來的東西，到了該兌現的時候。

邏輯折疊這個思路本身不是華為發明的。全球搞三維邏輯集成的研究至少二十年了。但從論文到量產產品之間，隔著一個巨寬的工程化鴻溝。

imec 在推的 CFET（互補場效應晶體管），從晶體管結構最底層做三維化，垂直堆疊兩種不同類型的管子。理論上更徹底，但工藝難度擺在那，路線圖說量產得等到 2030 年代初。

MIT 研究的單片三維集成（M3D），同一塊硅片上逐層長新晶體管層。概念漂亮，但上層管子制造溫度必須壓到 450°C 以下才不會把底下的搞壞，離商用還遠著呢。AMD 它們已經在商用的先進封裝呢，堆的是芯粒級的功能模塊，顆粒度比邏輯折疊粗太多。

華為的邏輯折疊卡在一個挺妙的位置：比先進封裝細（電路級），比 CFET 務實（不需要全新晶體管結構，現有工藝就能搞）。

說穿了就是選了一條技術野心剛好夠得著、工程難度剛好搞得定的中間路線 。 這種取舍本身就是判斷力。很多公司技術路線翻車，不是因為選了太簡單的事，是因為選了做不到的事。

如果麒麟 2026 跑通了，華為在這條賽道上就拿到了先發窗口。量產經驗、良率數據、EDA 工具鏈、設計方法論，每一樣的遷移成本都極高。對手發篇論文追不上的，得自己從頭趟一遍工程的渾水。

風險當然也在。兩層邏輯意味著單位面積發熱量上去了，散熱沒有通用解。三維制造更復雜，一層出問題整顆可能廢掉。邏輯折疊的增益也不是無限的，層數越多麻煩越大。等到 2030 年代 CFET 成熟，那些有 EUV 光刻機的巨頭會把新晶體管結構和三維集成疊在一起，到時候邏輯折疊的優勢可能就沒那么明顯了。

何庭波自己也說了，「2026 到 2035 年，隨著大量探索性技術逐步產品化」。邏輯折疊只是第一手牌。

華為芯片的鴻蒙時刻

2026 年，半導體行業都在從「平面」往「立體」走。

臺積電 5 月剛亮了個「三層蛋糕」AI 平臺架構。AMD 在把 3D 堆疊從 L3 緩存往 L2 延伸。Intel 的 Foveros Direct 追求更高密度芯粒堆疊。「芯片性能不能只靠把晶體管做小來撐了」，這一點上全球共識已經基本成型了。

但華為這次做的事，跟單純的技術迭代有一個本質的不同。

過去幾十年，全球半導體產業默認跑在一套西方定義的軌道上：摩爾定律、制程軍備競賽、EUV 光刻、臺積電 + ASML + EDA 三巨頭的全球分工體系。

所有人的競爭都在這個框架里面進行，比的是誰在這條路上跑得更快、砸的錢更多。

韜定律做的事，就是說：這條路不是唯一的路。

這個邏輯和七年前華為做鴻蒙非常像。鴻蒙真正重要的地方在哪？ 它是華為不再跟著安卓技術路線走、不再默認接受移動互聯網時代那套生態秩序、自己來定義設備協同方式、構建自己技術語言的一次完整嘗試 。

韜定律現在干的事本質上一模一樣： 不再跟著幾何縮微的制程路線走，不再默認「EUV 光刻機決定一切」那套產業秩序，自己定義芯片進步的度量標準（從納米換成時間常數 τ），搭一套自己的從器件到系統的全棧優化語言 。

鴻蒙重寫了「什么叫操作系統」，韜定律試圖重新定義「芯片進步」。

當然，這個類比也有一定局限。操作系統是軟件，迭代快、驗證快；半導體是物理世界，流片要好幾個月，驗證成本極高，犯錯空間極小。

鴻蒙要解決的是生態冷啟動（先有雞還是先有蛋），韜定律要面對的是物理極限（散熱、良率、層數天花板）。芯片世界的規矩比代碼世界復雜得多。

但兩條路線骨子里的東西是一樣的： 對手把你在某個維度上的路堵死了，你不在那個維度上跟他死磕，你開辟一個新維度出來，讓他的優勢在新維度上不再管用 。

2019 年海思那封內部信里有一句話：「今后的路，不會再有另一個十年來打造備胎然后再換胎了，緩沖區已經消失。」

七年后，備胎有了自己的名字。麒麟 2026 秋天上市那天，搭載的將同時是中國自己的芯片和操作系統。

芯 + 魂，兩條被逼出來的路，終于走到了一起。

*封面以及文中信息圖由 AI 輔助制作

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