5月25日,華為何庭波在國際電路系統研討會ISCAS 2026上,發表題為“半導體新路徑探索與實踐”的演講,發表了“韜 (τ) 定律”。
韜 (τ) 定律的官方說法是以“時間 (τ) 縮微”替代“幾何縮微”作為半導體與電子系統演進的新指導原則 ——通過邏輯折疊等創新技術,持續壓縮信號傳播時延,不斷提升晶體管密度,從而實現半導體與電子系統的持續演進。
我們中譯中一下:是把芯片立體堆疊,讓晶體管密度翻倍——原來的平面晶體管,它和周邊的功率/信號連接,是邊長n的平方。如果能用上立體的空間連接,就是n的立方了。
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在初代堆疊中,宣稱能讓晶體管密度提升53.5%,達到238MTr/mm2。
這可以當做119x2,對應中芯N+3節點工藝,后者接近臺積電6nm工藝的水平,即麒麟9030 Pro在用的那個(113.4MTr/mm2)。
它也用了類似三星的Heat Path Block ↓,在芯片上封裝導熱金屬塊,用于向VC直接導熱。
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這是什么概念呢?
之前TechInsights推算,臺積電N3B工藝是283 MTr/mm2,N3E是273 MTr/mm2 。
其他的保守估計,N3B是255 MTr/mm2,N3E是220 MTr/mm2。
臺積電/英特爾2014后的10年的晶體管密度↓
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而我們最感興趣的PPT是下面這張↓。
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預計今年9、10月發布的麒麟2026芯片(未公布正式名稱,應該會由Mate90系列首發),P核頻率將達到3.1GHz(比麒麟9030 Pro提升12.7%),能效提升41%。
其預計2031年達到400+MTr/mm2的晶體管密度+5.0GHz主頻。
這個方案,可以讓大規模的芯片跑在更低的頻率來降低功耗。但單核性能和功耗,依然會受限于基礎的單層晶體管工藝。
最完美的方案,當然是臺積電+麒麟多層堆疊。但看現在的時世,估計一段時間內都沒機會看到這種珠聯璧合了。
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