近期華為發(fā)布的韜(τ)定律,徹底打破了大眾對芯片行業(yè)的固有認知。這套全新的芯片發(fā)展理論搭配邏輯折疊技術(shù),聽起來專業(yè)晦澀,卻被視作半導體行業(yè)的全新突破口。很多人最關(guān)心兩個核心問題:韜定律、邏輯折疊到底是什么?更現(xiàn)實的是,這套技術(shù)能否幫助我們繞過光刻機壁壘?
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想要讀懂韜定律,首先要讀懂走到盡頭的摩爾定律。摩爾定律由英特爾創(chuàng)始人之一戈登·摩爾提出,核心內(nèi)容是芯片上的晶體管數(shù)量每兩年左右翻一倍,芯片性能大幅提升,制造成本持續(xù)下降。
很多人誤以為摩爾定律是嚴謹?shù)目茖W定律,實則它只是半導體行業(yè)的經(jīng)驗歸納,如同發(fā)現(xiàn)孩子每年固定長高,預判后續(xù)生長趨勢一般。而它能統(tǒng)治行業(yè)六十余年,核心價值是降低產(chǎn)業(yè)內(nèi)耗。
若無摩爾定律,芯片設(shè)計、制造、設(shè)備廠商對行業(yè)迭代節(jié)奏各有預判,極易出現(xiàn)設(shè)計方案無法落地生產(chǎn)的問題。而它為全行業(yè)樹立了統(tǒng)一發(fā)展預期,讓上下游企業(yè)同步迭代、協(xié)同發(fā)展,成為半導體行業(yè)數(shù)十年的核心發(fā)展戰(zhàn)略。
過去實現(xiàn)摩爾定律的核心手段,是不斷縮小晶體管尺寸,核心工具正是光刻機。但如今這條傳統(tǒng)路徑已經(jīng)走到盡頭。物理層面,硅原子直徑約0.22納米,當前前沿芯片制程已逼近1納米節(jié)點,極致微小的尺度下,電子會出現(xiàn)隧穿效應(yīng),無法被晶體管精準控制,芯片穩(wěn)定性大幅下降。經(jīng)濟層面,先進制程芯片的設(shè)計預算已超十億美元,頂尖制程下,單個晶體管的成本不再下降,摩爾定律正式失效,整個芯片行業(yè)陷入發(fā)展困境。
在行業(yè)迷茫之際,華為韜定律給出了全新解題思路。傳統(tǒng)芯片發(fā)展邏輯是“追求晶體管更小”,而韜定律的核心邏輯是不再執(zhí)著縮小尺寸,轉(zhuǎn)而全方位壓縮系統(tǒng)延遲。
縮小晶體管從來都不是芯片迭代的終極目的,只是優(yōu)化性能的手段。晶體管微型化的本質(zhì)優(yōu)勢,是加快開關(guān)速度、縮短信號傳輸距離、降低延遲損耗。芯片真正的性能短板,是各類延遲損耗,包括電路信號傳輸延遲、存儲與計算單元的數(shù)據(jù)搬運延遲、多芯片互聯(lián)通信延遲等。
基于此,華為將芯片系統(tǒng)中所有延遲問題統(tǒng)一整合,推出以“時間縮微”為核心的韜定律。電路層面,制約延遲的核心瓶頸是RC延遲,R為電阻、C為電容。通俗來說,電阻如同水管粗細,電阻越大,電流傳輸越慢;電容如同儲水水桶,電容越大,信號儲電等待時間越長。電阻、電容數(shù)值越高,芯片延遲損耗就越嚴重,而韜定律的核心目標,就是通過各類技術(shù)手段降低電阻、壓縮電容,全方位削減延遲。
落地韜定律的核心技術(shù),是華為獨創(chuàng)的邏輯折疊技術(shù)。傳統(tǒng)芯片電路如同單層平房,所有功能模塊平鋪排布,不同模塊信號傳輸需要橫向跨越很長距離,相當于“跑馬拉松”,延遲高、損耗大。
需要明確的是,華為提出的2031年等效1.4納米制程,并非物理尺寸達標,而是綜合性能等效對標。傳統(tǒng)制程是壓縮單個元件尺寸來提升性能,而韜定律路線是不改元件大小、重構(gòu)立體架構(gòu),靠空間堆疊和延遲優(yōu)化,實現(xiàn)頂尖制程的同等性能。
回到大眾最關(guān)注的光刻機問題:韜定律能否徹底繞過光刻機?目前暫無定論。這項技術(shù)并非簡單理論創(chuàng)新,需要攻克設(shè)計、工藝、散熱、生態(tài)等一系列難題,依賴海量技術(shù)迭代與資金投入。
但不可否認的是,華為跳出傳統(tǒng)制程迭代的思維,為全球芯片行業(yè)開辟了全新賽道。前路漫漫,這套國產(chǎn)芯片的突圍方案,值得我們耐心等待與持續(xù)期待。
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