來源：市場資訊

（來源：明陽電路）

為了追求更高的效率和更低的損耗，電源產品設計逐漸走向高電壓大電流的發展路徑。硬件工程師需更加關注高電壓帶來PCB的潛在失效，其中最關鍵的又是層間高壓失效。

| 層間高壓失效的原理

當電壓施加在PCB層間時，會在兩極間建立電場。理論上，絕緣材料（PP片，半固化片/Prepreg）的分子結構將電子束縛在原子/分子范圍內，阻止其自由穿越。但若介質中存在氣泡、雜質或界面空隙（實際工藝無法完美避免），這些缺陷的介電強度遠低于本體材料，高壓失效往往會在這些區域產生。

PCB層間高壓擊穿的階段：

起始局部放電：缺陷處的局部電場會遠高于平均電場，率先引發微小的電子崩或局部放電。有微量電子從負極流向正極，但被局限在缺陷內部。

能量耗散與熱積累：這些高能電子在介質中運動時，與樹脂分子鏈及玻纖發生非彈性碰撞，將動能轉化為熱能，導致局部溫度升高。

熱失控與碳化：持續的局部放電產生的熱量，如果無法及時散失，熱量積累使局部溫度超過材料玻璃化轉變溫度（Tg, Glass Transition Temperature）甚至分解溫度（Td, Decomposition Temperature），導致環氧樹脂碳化。碳化產物（石墨碳）是導體，會急劇增大局部電流。

擊穿貫通：碳化通道不斷延伸，最終連接兩極，形成永久性的導電碳化通道，完成擊穿。

| 導致PCB層間高壓失效的三個因素

整個過程中，有幾個主要關鍵因素影響著耐高壓能力，分別是電壓大小、介質厚度、材料特性和工藝缺陷/空洞控制。

電壓大小

電壓大小決定了電場的強弱。電壓越高，介質內部的電場強度（E = V/d） 就越大。更強的電場會給介質中微量的自由電子施加更大的力，使其加速并獲得更高的動能。當這些高能電子與介質原子碰撞時，更容易將原子中的電子撞出來，產生新的自由電子。這種碰撞電離鏈式反應會形成電子崩。電壓越高，電子崩就越容易發生、發展得越快，最終貫穿整個介質層，形成永久性擊穿通道。

簡言之：電壓越高，擊穿的“驅動力”越強，發生擊穿所需的時間越短、概率越高。

介質厚度

介質的厚度代表著有多大的阻力，避免自由電子穿過。層間距離越大，意味著有更多的介電材料會填充在里面。大距離下，局部放電難以發展為貫穿整個介質的擊穿通道，即使局部發熱，也需要加熱很長的路徑才能貫通，這需要極大能量。

一般按行業的經驗，1mil的介質厚度可以耐500V DC電壓，實際設計需根據標準保留有安全余量。

根據IPC-6012F 章節3.6.2.18.1的性能驗收規范，在2023年12月31日或之前首次發布的設計圖紙，如果圖紙沒有提出要求，那最小介質厚度應當為90μm。對于2024年1月1日或之后首次發布的圖紙，若圖紙未提出要求，最小介質厚度應為65μm。這反映了隨著小型化的趨勢，設計上需要更薄的芯板，并且需要等同或更好的耐高壓能力。

3.6.2.18.1 最小介質間距 最小介質間距和/或增強層的數量未作規定時，則適用下列要求：

• 最小介質間距應當為 90 μm[3,543 μin]，且增強層的數量應當由供應商選擇，以保證在 2023 年 12 月 31 日或之前首次發布的設計（圖紙）的最小介質間距。

• 最小介質間距應當為 65 μm[2,560 μin]，且增強層的數量應當由供應商選擇，以保證在 2024 年 1 月 1 日或之后首次發布的設計（圖紙）的最小介質間距。

當圖紙中的標稱介質間距小于 90 μm[3,543 μin] 時，則最小介質間距為 25 μm[984 μin]，且增強層的數量可由供應商選擇（芯層標稱值 25 μm[984 μin] 或更小的介質間距不在本要求之列）。

注： 介質小于 90 μm[3,543 μin] 時應該采用低輪廓銅箔。 具有傳輸線阻抗應用設計的產品可在采購文件中規定特殊要求和測量方法。

這段內容出自 IPC-6012 章節3.6.2.18.1。

另外在實際的PCB設計中，還需要考慮銅箔類型。

一般普通產品使用的銅箔是高溫延展性銅箔（HTE, High Temperature Elongation Copper Foil），也就是銅箔的毛面是朝內，光滑面朝外。在介質厚度薄的情況下（例如3mil，4mil）毛面的銅牙就會減少介質厚度，所以在薄芯板的設計下，有些工程師會選用反轉處理銅箔（RTF, Reverse Treated Foil）來避免銅牙帶來的介質厚度減少。

在IPC-6012F章節3.6.2.18圖3-47里面，介質厚度的測量，就是測量兩個銅牙之間最小的距離。

IPC-6012F章節3.6.2.18圖3-47

材料的特性

介質主要由環氧樹脂和玻璃纖維組成，每家板材供應商的配方都會有差異。不同的材料，耐高壓的能力是不一樣的。參考不同材料的技術資料，可以用介電強度（Dielectric Strength）或電場強度（Electric Strength）做出對比。

例如RO4350B的參數如下：

測試方法：IPC-TM-650 2.5.6.2

Electric Strength典型值：>31.2kV/mm (0.51mm厚度)

為了增加耐高壓能力，工程師使用多張玻布的疊構設計，這也是在疊構設計階段經常會采取的措施。

除了介電強度和電場強度外，材料的相對漏電起痕指數（CTI, Comparative Tracking Index）值和Tg值，在設計高壓產品時都會加以考慮。

CTI影響了板材表面在高電壓和污染條件下爬電或擊穿的能力，CTI越高，在潮濕，污染環境下抵抗形成導電碳化通道（即漏電起痕）的能力越好。

Tg是材料的玻璃態轉化溫度，Tg越高，板材在高溫下的尺寸穩定性越好，層間不易發生分層或微裂紋；分層會破壞層間絕緣的完整性，形成新的缺陷通道，因此高Tg有助于維持原始耐壓能力。

綜上所述，高壓PCB設計需綜合考量電壓、介質厚度、材料特性（介電強度、CTI、Tg）、銅箔類型、工藝缺陷/空洞控制等，并遵循相應設計標準與測試規范，以確保長期可靠性。