第六代Venice（威尼斯）處理器是第五代Turin（都靈）的繼任者。

AMD已宣布其下一代EPYC服務(wù)器處理器“Venice（威尼斯）”進入生產(chǎn)爬坡階段。

這是業(yè)界首款采用臺積電（TSMC）2nm制程技術(shù)進入量產(chǎn)的高性能計算芯片。生產(chǎn)爬坡將首先在臺積電的臺灣晶圓廠啟動，未來計劃同樣在其亞利桑那州工廠進行。這體現(xiàn)了AMD對維持地理上多元化制造布局的重視。

這一關(guān)鍵里程碑將AMD的服務(wù)器CPU產(chǎn)品線推向了半導體制造的最前沿，直接影響到數(shù)據(jù)中心的計算密度、能效以及企業(yè)處理器市場的競爭格局。

MD董事長兼首席執(zhí)行官蘇姿豐博士（Dr. Lisa Su）表示：“在臺積電2nm制程技術(shù)上推動Venice量產(chǎn)爬坡，標志著加速下一代AI基礎(chǔ)設(shè)施的重要一步。”

“隨著AI和智能體工作負載快速擴展，客戶需要能夠更快從創(chuàng)新走向生產(chǎn)的平臺。我們與臺積電的深度合作，正幫助AMD以當前所需的速度和規(guī)模，將領(lǐng)先的計算技術(shù)推向市場。”

Venice對EPYC路線圖的意義

Venice延續(xù)了AMD EPYC服務(wù)器CPU系列中Genoa（熱那亞，5nm）和Turin（都靈，3nm）之后的世代。每一次代際更迭都伴隨著核心數(shù)量、內(nèi)存帶寬和每瓦性能的顯著提升。邁入臺積電N2制程節(jié)點，是該代工廠首次從鰭式場效應(yīng)晶體管（FinFET）轉(zhuǎn)向全環(huán)繞柵極（GAA）納米片晶體管的一代，這代表著硅層面比單純制程微縮更為根本的架構(gòu)變革。

與FinFET結(jié)構(gòu)相比，GAA納米片晶體管能夠更精確地對溝道進行靜電控制，這意味著更好的漏電流抑制以及在同等功耗范圍內(nèi)更高的性能。對于服務(wù)器工作負載而言，在密集機架部署中熱設(shè)計功耗（TDP）受到嚴格限制，這種晶體管級效率提升會帶來切實的下游影響。

根據(jù)AMD的官方公告，Venice現(xiàn)已進入生產(chǎn)爬坡階段，這通常比廣泛客戶送樣和最終全面上市提早數(shù)月。它集成多達256個核心，擁有1.6 TB/s的內(nèi)存帶寬，性能相較上一代Turin芯片提升1.7倍。現(xiàn)階段公司尚未公布最終的時鐘頻率和TDP數(shù)值。

整合了Venice CPU與Instinct MI450X圖形處理單元（GPU）的AMD Helios機架級平臺，正按計劃推進，將從2026年下半年開始實現(xiàn)多吉瓦規(guī)模的部署。公司將繼續(xù)推動2nm產(chǎn)品擴展，推出Venice的后繼產(chǎn)品Verano CPU。

臺積電2nm制程及其生產(chǎn)狀況

臺積電的N2節(jié)點于2024年進入風險試產(chǎn)，并正朝著量產(chǎn)邁進。AMD的Venice成為N2節(jié)點上早期的大批量產(chǎn)品之一，既反映了該制程的成熟度，也體現(xiàn)了AMD與臺積電的代工合作關(guān)系。業(yè)界普遍預計蘋果將在其即將推出的iPhone 18應(yīng)用處理器中采用N2，這意味著AMD將與全球采購量最大的芯片買家之一共享節(jié)點產(chǎn)能，這一格局可能影響晶圓分配的時序。

新制程節(jié)點的良率通常在生產(chǎn)爬坡的前12至18個月內(nèi)逐步提升。對于像服務(wù)器CPU這樣的大芯片（芯片面積往往達到400 mm2或以上），良率直接牽動單位成本，并最終影響與英特爾Granite Rapids及未來Clearwater Forest產(chǎn)品競爭時的定價策略。

數(shù)據(jù)中心背景與競爭壓力

自AMD EPYC Milan在2020年代初從英特爾手中奪回可觀份額以來，服務(wù)器CPU市場已發(fā)生顯著變化。AMD目前占據(jù)x86服務(wù)器出貨量的相當份額，Venice需要維持這一地位，以應(yīng)對英特爾通過其18A節(jié)點及臺積電代工替代方案在制程上的復蘇努力。

除了直接的CPU競爭外，服務(wù)器OEM和超大規(guī)模數(shù)據(jù)中心運營商正越來越多地將加速器和定制芯片與通用CPU集成在一起。這表明超大規(guī)模企業(yè)正在構(gòu)建減少對單一CPU供應(yīng)商依賴的基礎(chǔ)設(shè)施。在這種環(huán)境下，EPYC Venice的價值主張將依托其內(nèi)存帶寬、I/O吞吐量以及圍繞x86生態(tài)系統(tǒng)的廣泛軟件優(yōu)化。

全面上市前的待解問題

多項技術(shù)和商業(yè)細節(jié)仍未披露。AMD尚未確認Venice是會沿用Turin使用的SP5插槽以便于現(xiàn)有客戶平臺遷移，還是會引入需要重新設(shè)計主板的新插槽。內(nèi)存支持是僅限于DDR5，還是將包括CXL 3.0擴展，對于受限于帶寬而非計算能力的工作負載至關(guān)重要。

2nm制程的供電和散熱要求也將受到審視。更密集的晶體管封裝可以縮小芯片面積，但可能使熱流密度集中，令現(xiàn)有機架基礎(chǔ)設(shè)施的散熱復雜化。運行風冷部署的數(shù)據(jù)中心運營商將在承諾平臺升級前，密切關(guān)注TDP的披露情況。

生產(chǎn)爬坡的確認表明該芯片確實存在并可規(guī)模化制造。剩余的變量——定價、平臺兼容性和持續(xù)良率——將決定Venice從一項制造里程碑轉(zhuǎn)化為實際部署的服務(wù)器算力的速度。

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