在今日的國際電路與系統研討會（ISCAS 2026）上，華為公司董事、半導體業務部總裁何庭波正式發表“”，將于今年秋季面世的麒麟手機芯片率先采用了邏輯折疊（Logic Folding）技術，性能大幅提升。

此外，何庭波的論文《A Time Scaling Theory for Multi-Layer Electronic Systems》于今日提交到中國科學院科技論文預發布平臺，詳細介紹了“韜定律”，并提到華為后續芯片研發的規劃。

以下為《A Time Scaling Theory for Multi-Layer Electronic Systems》機翻中文全文，如有出入以后附英文原文為準。

多層電子系統的時間標度理論

何庭波

華為公司

摘要

六十年來，摩爾幾何縮放法則推動了半導體行業的發展。如今這一行業發展范式已然失效：單純的尺寸縮小帶來的技術紅利趨于枯竭，先進制程芯片的單顆設計成本突破十億美元，頂尖工藝節點的單晶體管成本不再下降。本文提出一種全新的繼任縮放原理——τ縮放(時間縮放)，該理論摒棄晶體管面積維度，將時間作為技術迭代的核心衡量標準，以單一特征時間常數τ作為統一優化目標，覆蓋從晶體管開關到數據中心負載、跨度達12個數量級的全場景。

本文展示兩項已實現量產落地的技術驗證成果：在移動系統級芯片(SoC)領域，邏輯折疊(Logic Folding)技術通過在垂直堆疊的有源層中拆分數字、模擬與存儲電路，在固定工藝節點下，實現晶體管密度階段性提升55%，能效比提升41%;在人工智能(AI)系統領域，融合存儲語義統一總線架構、近封裝高速光輸入輸出(Hi-ONE)與端面立體折疊技術的協同堆疊方案，預計到2035年可實現硬件集成度超100倍的增長。

本文核心創新在于方法論層面：τ縮放是自登納德縮放理論問世以來，首個可覆蓋完整計算棧、實現全層級統一優化目標的縮放原理。

引言

自20世紀60年代中期起，半導體行業始終以納米尺寸衡量技術進步。每18個月，晶體管尺寸縮小、芯片頻率提升、邏輯門單位成本下降。摩爾定律既是一項經驗規律，也構筑了支撐整套計算體系的行業發展范式。

如今，這一發展范式徹底終結。7納米節點之后，幾何尺寸縮放不再能復刻歷史技術紅利：光刻設備逼近圖形化物理極限，極紫外(EUV)設備折舊成本占據晶圓制造成本的絕大部分，單晶體管成本增長曲線趨于平緩，甚至出現反彈。對于無法獲取頂尖光刻設備的企業，技術受限的影響更早顯現、制約更為嚴峻。

由此，半導體行業的核心命題已然轉變：行業不再需要探索“晶體管還能縮多小”，而是要解答“該針對什么維度縮放、以什么目標為優化核心”。

過去六年，華為半導體團隊針對該問題，在移動SoC、AI加速器、系統架構、芯片封裝等領域完成了大量硅基驗證。研究結論表明，行業突破的關鍵不在于迭代新制程節點、革新晶體管架構，而在于更換核心優化目標。本文提出，未來十年電子系統的迭代升級，將不再依托幾何縮放，而是以時間縮放為核心——系統性縮減全計算棧各層級的特征時間常數τ，覆蓋皮秒級的晶體管開關響應到秒級的數據中心負載響應，實現12個數量級時間跨度的全域優化。

本文結合2020年5月至2026年5月期間381顆量產芯片的實戰經驗，從科學方法論與產業落地路線兩個維度，全面闡述τ縮放理論的核心邏輯與應用價值。

一、幾何縮放時代的終結

半導體行業發展的前數十年，核心工作始終是縮小晶體管尺寸。1965年，戈登·摩爾提出晶體管密度約每兩年翻倍的觀測規律;十年后，羅伯特·登納德提出縮放理論，證明電壓與尺寸的等比例縮小可維持電場穩定。幾何縮放與登納德縮放兩大理論相輔相成，在近五十年間推動芯片單位功耗性能、單位成本性能實現指數級提升。

這一發展體系的崩塌分為兩個階段。2005年前后，登納德縮放率先失效：電壓不再隨特征尺寸等比例縮小，芯片“暗硅”(閑置無效電路)時代正式開啟。此后，鰭式場效應晶體管(FinFET)、環繞柵極(GAA)等器件架構延續了幾何縮放的壽命，但7納米節點之后，純尺寸縮放的技術紅利徹底枯竭。

核心原因已形成行業共識：載流子速度飽和，使晶體管本征延遲與溝道長度的二次相關關系退化為線性相關;局部互連線的寄生電阻、電容逐漸成為標準單元延遲的主要誘因;掩膜成本、極紫外設備折舊、設計規則復雜度大幅攀升，導致2納米節點頂尖芯片的單顆設計成本突破十億美元。

其產業經濟影響同樣不可逆：先進制程節點的單晶體管成本趨于平穩，頂尖工藝節點成本甚至持續上漲。過去五十年“每代產品晶體管數量更多、成本更低”的行業發展范式徹底瓦解。

對華為半導體而言，技術迭代還疊加了頂尖光刻設備受限的外部約束。依賴新制程節點突破性能瓶頸的發展路徑徹底行不通。六年前，幾何縮放路線進入平臺期，這一倒逼出的核心底層問題，終將成為全行業必須面對的共同挑戰。

二、核心迭代維度：時間優先，而非空間

從用戶核心體驗來看，摩爾定律的本質從來不是幾何尺寸迭代。更小的晶體管，核心優勢是開關速度更快;更密集的互連布局，核心優勢是信號傳輸距離更短;更高的集成度，核心優勢是數據跨模塊交互更少。歷代芯片迭代的核心價值，本質都是時間損耗的縮減：器件層面實現皮秒到納秒的提速，芯片層面實現納秒到微秒的提速，系統層面實現微秒到秒級的響應優化。空間尺寸縮放，僅僅是實現時間壓縮的技術手段。

基于這一核心認知，全新的迭代邏輯應運而生：應將時間本身作為核心衡量指標。計算棧的晶體管、電路、芯片、系統各層級，均可定義專屬特征時間常數τ，將全域τ的縮減作為統一優化目標，而幾何縮放僅成為縮減τ的技術手段之一，不再是唯一路徑。

本文將這一全新迭代原理定義為τ縮放(時間縮放)，作為替代摩爾幾何縮放、引領半導體行業未來發展的核心準則。τ為分層復合變量，公式定義如下：

其中，分別代表晶體管、電路、芯片、系統層級的特征時間常數。各層級τ由下層硬件基礎參數與本層級產生的架構、通信開銷共同決定。τ的優化覆蓋皮秒至秒級的12個數量級時間跨度，以及納米至千米級的空間跨度，各層級均有專屬的τ優化機制：

1. 晶體管層級：優化本征開關延遲，核心手段包括載流子遷移率提升、應變工程、高介電常數/金屬柵極、環繞柵極架構迭代，以及局部互連線寄生電阻、電容的縮減(當前寄生參數帶來的延遲已數倍于晶體管本征傳輸延遲)。

2. 電路層級：優化信號路徑RC傳輸延遲，核心手段包括低電阻率導體、低介電常數介質，以及最關鍵的垂直集成布線縮短線長。

3. 芯片層級：優化計算與內存訪問延遲，核心手段包括架構設計、流水線深度調控、存儲層級優化、片上總線架構迭代。

4. 系統層級：優化端到端消息傳輸與同步耗時，核心手段包括互連拓撲優化、協議棧精簡、系統總線架構升級。

基于分層模型，可總結出明確的代際迭代規律：

其中縮放系數α隨應用場景變化，無統一固定值。量產實戰數據顯示：功耗受限的移動設備α約為1.3倍/年，安全關鍵型自動駕駛系統α約為1.5倍/年，直接以吞吐量創造經濟價值的AI負載場景，α最高可達10倍/年。

τ之所以能成為核心優化指標，而非現有參數的簡單更名，核心優勢在于全棧統一度量。頻率、延遲、帶寬、吞吐量等所有性能參數，本質均由對應層級的τ決定。工藝工程師、電路設計師、系統架構師可基于統一單位、同一核心變量開展協同優化，徹底終結各層級獨立優化、時序性能被動適配的行業舊模式，實現端到端的全棧協同優化。

三、邏輯折疊：移動SoC量產落地驗證

τ縮放理論的首次量產級驗證落地于移動終端領域。智能手機SoC是特殊的單芯片全域系統，無多插槽并行算力加持，無法依靠大規模集群架構掩蓋鏈路延遲短板。整機所有用戶可感知的性能，均來自單顆芯片，且受限于手持設備形態，嚴格約束功耗與散熱上限。

2020年后，受頂尖制程節點獲取限制，行業面臨核心難題：固定工藝節點下，如何實現芯片代際性能持續迭代邏輯折疊(Logic Folding)技術成為核心解決方案。

3.1 技術定義

邏輯折疊是基于時間縮放原理的芯片設計方法論，通過將數字、模擬、存儲電路拆分布局在垂直堆疊的多個有源層，實現芯片性能、功耗、面積的協同最優優化。

數字電路可分為組合邏輯(寄存器間的布爾運算網絡)與時序邏輯(存儲狀態的觸發器)。數字系統的性能上限由相鄰觸發器間的關鍵路徑延遲決定，而關鍵路徑延遲主要由互連線寄生RC參數與路徑門電路數量主導。傳統平面設計將所有門電路平鋪布局，通過上層金屬層布線，布線越長，寄生RC損耗越大，關鍵路徑延遲越高，芯片運行速度越受限。

邏輯折疊徹底打破平面布局局限，將關鍵路徑門電路分散布局在兩層(未來可拓展至多層)垂直堆疊有源層，通過超細間距混合鍵合技術實現層間互連。對電路設計而言，雙層有源層等效為單一連續設計架構，單元跨層布局如同新增金屬布線層，大幅縮短信號布線長度，顯著降低寄生RC損耗、優化時鐘偏移，在固定工藝節點下實現芯片主頻提升。

為最大化邏輯折疊的優化收益，需控制混合鍵合間距與頂層金屬間距的比值(行業實踐中需低于3，比值越低性能越好)。當前芯片頂層金屬間距約720納米，對應混合鍵合間距需控制在2微米以內，最優比值趨近于1，可徹底消除鍵合界面的籠式布線冗余。該技術落地需要產業鏈多年工藝協同優化，最終實現鍵合間距1.5微米、套刻精度優于0.5微米、硅通孔關鍵尺寸/禁區尺寸低于1.5微米、間距低于6微米，配合智能冗余技術實現近乎100%的良率。

3.2 量產實測成果(麒麟2026)

1. 晶體管密度：單代產品從155百萬晶體管/平方毫米提升至238百萬晶體管/平方毫米，等效超越傳統幾何縮放3年的迭代進度(麒麟SoC設計面積利用率達68%);

2. 性能功耗：SoC性能核心能效比提升41%，最高主頻提升近13%;

3. 片上網絡：雙層有源層搭建的高速全局片上網絡，數據通路面積縮減55%，供電穩定性顯著提升;

4. 時鐘優化：硅后時鐘偏移自適應調節技術，獨立為SoC帶來超5%的性能增益;

5. 存儲性能：SRAM關鍵路徑大幅優化，單比特能耗降低，工作頻率提升超40%;

6. 核心電路優化：典型處理器核心通過雙層折疊架構，時鐘緩沖器數量減少50%以上，時鐘偏移降低25%，布線長度縮減約30%。

上述所有性能增益均在固定工藝節點下實現，無需迭代光刻工藝，僅通過三維空間邏輯拓撲重構完成性能升級。

麒麟2026搭載的邏輯折疊技術為保守版落地方案：混合鍵合間距1.5微米，硅通孔僅升級至頂層金屬下一級，僅針對核心關鍵路徑做局部折疊優化，未實現全芯片覆蓋。即便如此，產品CPU性能核心主頻仍回升至3.1GHz。

未來十年，邏輯折疊將從局部關鍵路徑折疊，迭代為三層、四層及以上的全尺寸多層折疊架構。依托低溫混合鍵合技術(降低層間熱約束)、硅通孔從頂層金屬下移至第六層金屬(釋放30%以上高層布線資源)，預計2026-2035年，晶體管密度將突破400百萬晶體管/平方毫米，麒麟系列CPU核心主頻有望突破4GHz。該技術路線具備明確可行性與成本優勢。

表1 麒麟CPU性能核心主頻迭代趨勢

側邊欄A：邏輯折疊技術核心參數匯總

1. 混合鍵合間距：2微米以內(麒麟2026實測1.5微米，最優目標比值1:1);

2. 套刻精度：優于0.5微米;

3. 硅通孔參數：關鍵尺寸/禁區尺寸<1.5微米，間距<6微米，故障率<100ppm，修復率99.9%;

4. 良率：智能冗余技術加持下近乎100%;

5. 晶體管密度：單代從155提升至238百萬晶體管/平方毫米;

6. SoC性能核心：能效比+41%、主頻+13%;

7. SRAM性能：工作頻率提升40%以上;

8. 核心電路優化：時鐘緩沖器數量-50%、時鐘偏移-25%、布線長度-30%。

四、皮秒至微秒級優化：AI數據中心的τ縮放落地

手機終端毫瓦級功耗場景驗證了τ縮放的有效性，該理論同樣可適配AI數據中心吉瓦級超大算力場景。AI負載處于τ頻譜的另一端：不再是單芯片獨立工作，而是數百至上萬顆芯片協同組成超級算力集群，近十年總算力提升六個數量級。核心落地邏輯為：將τ作為系統級核心優化目標，實現全鏈路全域優化，而非局限于單顆加速器芯片。

AI系統的τ優化核心基于兩大行業現狀：第一，AI算力集群規模持續擴張，從單芯片、數十芯片集群升級至數萬芯片超大規模集群;第二，現代AI系統的能耗與成本瓶頸核心源于數據傳輸，而非算力計算。大型AI集群超80%的能耗用于數據遷移，超70%的系統成本投入數據存儲。由此可見，縮減芯片間、機架間、封裝內的數據傳輸耗時，與降低計算耗時同等重要。

AI場景的τ縮放通過三大協同技術落地：存儲語義統一總線(系統架構)、近封裝高速光互連引擎Hi-ONE(光IO)、封裝立體拓撲重構3D折疊(架構升級)。

4.1 統一總線：以τ優化為核心的全新系統架構

傳統多節點、多加速器架構采用多層協議堆疊傳輸數據：主機側PCIe協議、機箱內NVLink或私有總線協議、機架間以太網/InfiniBand協議，疊加軟件層遠程內存訪問協議。每一層協議轉換都會帶來序列化開銷、DMA緩沖區冗余、握手交互延遲，最終導致系統延遲升高、可靠性下降、成本增加。

統一總線(UB)技術摒棄多層協議堆疊，采用單一全域通信協議，實現機箱內、機箱間的對等組網，原生支持全系統內存語義互通。數據傳輸無需協議轉換，基于內存語義層實現對等直連傳輸，以硬件一致性管理替代軟件棧消息交互，大幅壓縮系統延遲。

實測數據顯示，統一總線可將傳統TCP/IP架構數十微秒的遠程訪問延遲降至100納秒左右，核心通信鏈路的系統τ縮減約500倍。機架級算力集群可實現全域硬件一致性，達成“整機系統單芯片化”的架構效果。

4.2 Hi-ONE：封裝級高速光互連技術

系統通信延遲優化后，新的性能瓶頸集中于硬件互連帶寬與物理傳輸極限。單顆AI芯片帶寬達400Gb/s時，銅線互連仍具備穩定性與實用性;但當單芯片帶寬提升至Tb/s級別，銅線互連徹底失效：串行解串器傳輸距離大幅縮短、布線體積臃腫、機架部署難度激增、散熱與供電余量耗盡。

華為半導體研發的高密度光互連引擎Hi-ONE，單模塊帶寬可達8Tb/s，單條光鏈路即可匹配單顆AI芯片的統一總線帶寬需求。該技術將串行解串器傳輸距離從100厘米縮短至5厘米，摒棄臃腫銅線布線，同時將跨機架傳輸距離從1米以內拓展至100米，實現吉瓦級超大規模數據中心高密度互連的物理落地。

Hi-ONE的設計邏輯完全貼合τ縮放理念：摒棄傳統高保真信號的復雜數字信號處理架構，采用模擬均衡驅動+跨阻放大器的極簡線性架構，適度放寬協議誤碼率容忍度，通過協議層與物理層的跨層權衡，降低功耗、成本與集成復雜度，是τ縮放跨層協同優化的典型落地案例。

4.3 N2-N困境：3D折疊技術的必然性

AI加速器無法止步于2.5D扇出架構的核心原因是拓撲局限，這也決定了2030年后的行業技術路線。

傳統2.5D AI芯片架構中，邏輯芯片位于封裝中心，高帶寬內存堆疊、串行解串器排布于芯片邊緣，供電模塊環繞封裝外圍。所有內存信號、互連信號、供電電流均需通過芯片邊緣傳輸至核心算力區域。若芯片邊長為N，則算力容量隨面積呈N2增長，但內存帶寬、互連能力、供電能力僅隨周長呈N線性增長。

算力的二次方增長與互連、供電、帶寬的線性增長形成持續拉大的性能剪刀差，即2.5D架構的扇出困境。這一拓撲缺陷無法通過晶體管級工藝優化解決，也是2.5D縮放技術停滯的核心根源。

3D折疊技術徹底破解該困境，將邊緣受限的帶寬、光IO、供電資源遷移至芯片立體表面：通過背面供電、集成穩壓模塊實現全域供電，通過混合鍵合實現內存與邏輯層垂直集成，通過近封裝Hi-ONE實現立體光互連。所有核心資源均升級為N2二次方縮放，與算力增長節奏完全匹配。芯片架構從“邏輯芯片+邊緣外設”的平面模式，升級為邏輯、總線、供電、內存協同縮放的垂直堆疊架構。

行業迭代路線清晰明確：2030年前，昇騰AI加速器(2025昇騰910C、2026昇騰950、后續昇騰990)依托芯粒、2.5D扇出、微凸點+標準間距混合鍵合3D堆疊技術迭代;2030年前后，昇騰990將首次在AI加速器中引入邏輯折疊技術，此后3D折疊將成為2035年前算力迭代、τ持續優化的核心載體。預計2026-2035年，AI硬件集成度將實現超100倍增長，τ優化將覆蓋全計算棧各層級，不再局限于器件層面。

側邊欄B：AI系統級τ縮放核心成果

1. 統一總線遠程訪問延遲：數十微秒→100納秒，τ縮減約500倍;

2. Hi-ONE單模塊帶寬：8Tb/s，完全匹配單芯片統一總線帶寬;

3. Hi-ONE傳輸能力：芯片內串行解串器傳輸距離100cm→5cm，機架間傳輸距離1m→100m;

4. 2.5D架構困境：算力N2縮放，帶寬/IO/供電僅N縮放;

5. 3D折疊優化：帶寬、光IO、供電從邊緣布局轉為立體表面布局，實現N2協同縮放;

6. 2026-2035年硬件集成度預期增長：超100倍。

五、邏輯與存儲：從相互分離到深度融合

τ縮放理論衍生出一項重要產業變革趨勢，兼具技術價值與產業價值。

8086處理器時代，行業通過標準化內存總線實現處理器與內存的產業分離，形成兩大獨立迭代賽道：處理器依托摩爾定律快速迭代性能，內存產業形成獨立的規模化市場。

AI時代徹底顛覆這一分離模式。算力密度的持續提升，讓內存帶寬、延遲、功耗、封裝全面逼近物理極限。高帶寬內存、混合鍵合、3D堆疊SRAM等技術的落地，本質印證了同一核心趨勢：AI負載場景中，數據遷移與計算運算同等重要，邏輯芯片與存儲芯片正在重回深度物理集成。

邏輯與存儲的深度融合，正在重塑供應鏈話語權，內存與封裝廠商的產業地位持續提升。目前該技術趨勢已明確，但產業利益分配模式尚未定型。未來AI硬件領域的長期贏家，必將是能夠實現邏輯與存儲技術深度融合、搭建可持續共贏產業合作模式的企業。τ縮放理論量化了硬件分層分離的跨層損耗，明確了該產業結構性問題無法長期擱置，將成為未來十年行業核心突破方向。

六、現存技術挑戰與待解難題

τ縮放理論并非已經完善的成熟體系，仍存在多項核心技術挑戰，本節梳理現存問題，既明確后續研發方向，也開放行業協同合作空間。

1. 工具鏈與設計方法論缺失

現有電子設計自動化(EDA)工具適配傳統平面芯片設計，基于面積、時序、功耗三維獨立優化，系統時序性能為被動結果。全尺寸邏輯折疊技術需要全新工具鏈，將多層堆疊芯片視為單一完整設計主體，支持單元級精細分區、全域統一成本函數布局、跨層時序收斂，解決垂直互連寄生參數、禁區規避、晶圓間工藝偏差等傳統2D工具無法適配的問題。目前華為已自研初步工具鏈并落地量產驗證，后續將逐步公開技術細節。適配τ縮放、原生支持3D架構、多物理場耦合的開放式工具鏈，是未來十年行業最核心的基礎技術投入。

2. 晶圓間工藝偏差問題

邏輯折疊技術采用多晶圓堆疊鍵合，不同批次、甚至不同工藝節點的晶圓存在閾值電壓、驅動電流、互連RC參數偏差，且偏差幅度遠大于單晶圓內部誤差，對時鐘分布、保持時間裕度影響顯著。需通過智能冗余設計、自適應補償算法、τ感知簽核流程解決該問題。

3. 垂直互連固有損耗

混合鍵合、硅通孔結構存在固有電阻、電容損耗，硅通孔禁區會占用有效芯片面積。邏輯折疊技術的落地需滿足核心閾值公式：

目前移動芯片關鍵路徑、存儲場景已突破該閾值。該閾值隨應用場景變化，且將隨鍵合間距縮小持續優化。

4. 能耗約束問題

τ縮放是時間維度優化準則，并非能耗約束準則。芯片速度提升10倍的同時，功耗可能同步提升10倍，超出電網供電承載上限。因此τ縮放必須配套能耗優化體系：通過內存語義總線消除協議棧開銷、近封裝光互連將單比特能耗降低數個數量級、背面供電、存算一體/近存計算，以及數據中心級動態電壓頻率調節技術，實現時間性能余量與功耗的動態權衡。時間性能余量可直接轉化為能耗優化空間，實現性能與功耗的平衡迭代。

5. 基準測試體系滯后

行業現有Linpack、MLPerf、SPEC等測試基準，均適配傳統單一場景、單一性能指標的芯片架構。τ縮放體系需要全新的τ剖面基準測試工具，可量化系統各層級的核心τ瓶頸與性能余量，精準定位下一階段的核心優化方向。

七、六年落地積淀，十年未來展望

2020年5月至2026年5月，華為半導體面向移動、AI、汽車、工業、基礎設施全場景，完成381顆芯片的設計與量產落地，全面驗證了τ縮放理論的可行性：

1. 器件與電路層：晶體管密度持續提升，預計2031年突破400百萬晶體管/平方毫米;

2. 芯片層：邏輯折疊技術實現固定工藝節點下，芯片關鍵路徑頻率、能效、密度的持續迭代升級;

3. 系統層：統一總線與Hi-ONE技術將系統通信τ從數百微秒壓縮至數百納秒，實現多機架AI集群的全域一致性協同算力;

4. 未來預期：2029年前CPU性能核心主頻突破4GHz，未來3-5年麒麟SoC綜合能效翻倍，2035年前AI硬件集成度實現超100倍增長。

相較于產品迭代，τ縮放的核心價值在于方法論革新。它是自登納德縮放理論以來，首個覆蓋全計算棧的統一優化標準，讓工藝、電路、架構、系統、軟件團隊基于同一核心指標開展協同優化，明確所有層級的技術升級必須落地為系統τ的優化才具備實際價值。

同時，該理論為行業戰略與資本投入提供全新指引：技術迭代的核心投入目標應為優化τ指標，而非追逐先進制程節點。行業核心競爭力不再依賴頂尖光刻工藝，封裝集成、內存帶寬、系統總線架構的戰略價值，正式比肩傳統先進邏輯制程。

對于長期以摩爾幾何縮放為技術核心的行業而言，這一轉型極具挑戰。幾何縮放時代已然終結，固守舊有發展范式無法實現突破。依托尺寸縮小實現性能迭代的時代落幕，全層級τ協同優化的立體升級時代正式開啟。未來6-10年，率先落地τ縮放核心方法論的企業、團隊與生態，將主導未來十年計算產業的發展格局。

未來技術路線清晰明確，但仍存在大量待解難題，無法依靠單一企業獨立突破。工具鏈、行業標準、基準測試、器件物理、產業經濟模型等均需要全行業協同創新。本文既是一線量產技術的實戰總結，也是面向全行業的合作邀約。

作者簡介

何廷波，華為半導體業務負責人。其團隊在2020-2026年完成381顆全場景芯片的設計與量產，是本文τ縮放理論、邏輯折疊、統一總線、Hi-ONE核心技術的研發主體。

致謝

本文研究成果依托華為半導體數千名工程師六年的技術積累，以及晶圓代工、設備、EDA、系統合作伙伴的全產業鏈協同，同時感謝廣大用戶的支持與包容。

參考文獻

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附：英文原文

論文來源：中國科學院科技論文預發布平臺

審校：博文

編輯：曉燕

指導：辛文