下一個美元應該投向τ，而不是工藝節點。

作者｜衛琳聰

2026年5月25日召開的國際電路與系統研討會上，華為公司董事、半導體業務部總裁何庭波正式提出“韜（τ）定律”，迅速成為業界焦點。

在5月25日當天，何庭波還向中國科學院科技論文預發布平臺提交了題為《A Time Scaling Theory for Multi-Layer Electronic Systems（多層電子系統的時間縮放理論）》的英文論文，系統闡述了“韜（τ）定律”。

「甲子光年」深入拆解這篇論文，從“韜（τ）定律”底層技術路線客觀來看它對AI、半導體產業將帶來哪些真實影響。

圖片來源：ChinaXiv

1.以τ為尺度

何庭波在論文開篇直指摩爾定律面臨的物理極限，宣告“幾何時代的終結”。

過去近60年，半導體行業都在摩爾定律的驅動下，以納米為單位來衡量進步。每十八個月晶體管尺寸縮小、頻率上升、每邏輯門的成本下降，整個半導體行業都建立在這個“契約”之上，目標只有一個：把晶體管做得更小。

但隨著晶體管越做越小，摩爾定律逼近物理極限，邊際收益急劇遞減。何庭波在論文中直觀點明了摩爾定律在邊際收益上的失效：

到了7nm以下，純粹靠縮小晶體管尺寸帶來的回報已經趨于平緩，2nm節點的領先芯片設計預算超過了每顆芯片十億美元，成本不降反升。

由于獲取最先進光刻設備的途徑受限，華為更早面臨這個行業性難題，也催生了韜（τ）定律。

何庭波在論文中闡述了韜（τ）定律的核心思想，也就是把時間而非幾何大小作為首要度量標準，追求時間縮微而非幾何縮微。

這篇論文認為，從對最終用戶的核心影響來看，摩爾定律從來就不是關于幾何本身的。晶體管變小、互連變集、集成度變高等等之所以能提升芯片性能，本質上都是對時間的壓縮，讓信號傳遞更快，摩爾定律追求的幾何縮微只是壓縮時間的工具之一。

基于此，這篇論文提出，在整個技術棧的每一層——晶體管、電路、芯片、系統——定義一個特征時間常數τ，并將縮短τ作為統一的優化目標。這正是韜（τ）定律的核心策略。τ被視為一個分層結構，可以分解為：

也就是晶體管層、電路層、芯片層、系統層有各自的τ，每一層的τ都由其下層τ以及該層所引入的組織開銷和通信開銷共同構成。

論文中強調，τ的適用范圍在時間上跨越大約十二個數量級（從皮秒到秒），在空間上也覆蓋了相當的范圍（從納米到公里）。這意味著，τ作為衡量標準可以用于描述從最小晶體管到最大數據中心的一切事物，是一個底層、通用的物理量。

針對每一層的τ，論文中提出了不同的機制來縮短：

晶體管層：通過提升遷移率、應變工程、高k金屬柵極和GAA架構來解決本征開關延遲，并且越來越依賴減少局部互連的寄生電阻和電容。論文指出，這些寄生參數現在已超過本征傳輸時間數倍。

電路層：通過更低電阻率的導體、低k電介質，尤其是通過垂直集成來縮短導線長度，來降低信號路徑上的RC傳播延遲。

芯片層：通過架構選擇、流水線深度、內存層次結構和片上網絡來解決計算和內存訪問延遲。

系統層：通過互連拓撲、協議棧和網絡結構設計來縮短端到端的消息傳遞和同步時間。

整體來看，這些機制追求的是在晶體管大小不變的前提下，通過系統性縮短信號傳遞的物理距離和邏輯距離實現τ的縮減，進而提升芯片性能。

在這一策略框架下，華為提出的核心技術手段是“邏輯折疊”（LogicFolding）。

論文介紹，數字系統的性能上限由相鄰觸發器級之間的關鍵路徑延遲決定，而這一延遲又主要受限于該路徑上的互連RC和門級數量。

傳統的優化方式是將門級放在一個平面上，然后通過上方的金屬堆棧來布線；導線越長，寄生RC越大，關鍵路徑就越慢。

邏輯折疊拋棄了傳統平面假設，將關鍵路徑上的門級分布到兩個或更多垂直堆疊的有源層上，通過超細間距的混合鍵合技術連接起來。

這樣一來，信號線大幅縮短，寄生RC顯著下降，時鐘偏斜得到改善，芯片在相同的器件節點上能實現更高的時鐘頻率。

打個比方來說，傳統芯片設計是蓋平房，一間屋子連著一間屋子。邏輯折疊則是蓋高樓，每層之間用電梯相連。這樣原本從第一間屋子走到第十間屋子的路程可以縮短成坐電梯從一樓直達十樓，花費的時間隨之減少。

邏輯折疊的效果如何？這篇論文公布了在麒麟2026上測得的結果。

其中，晶體管密度在一代之內從155 MT/mm2階躍式提升到了238 MT/mm2——這樣的提升幅度以往需要三年的幾何縮放才能實現。

SoC性能核心的能效提升41%，最大時鐘頻率提升近13%，SRAM操作頻率提升了40%以上，時鐘緩沖區 減少50%以上，時鐘偏斜減少25%

邏輯折疊性能提升概覽

論文強調，麒麟2026上采用的邏輯折疊是保守方案，只在關鍵路徑上選擇性使用。即便如此，CPU性能核心的頻率2026年仍然回到了3.1 GHz。

未來十年，邏輯折疊預計將從局部的關鍵路徑折疊，發展到全面的多層折疊——每個封裝三個、四個甚至更多的有源層，而這意味著更大的性能提升。

論文公布，從2026年到2035年，晶體管密度預計將向400 MT/mm2及以上邁進，CPU核心頻率邁向4 GHz。

麒麟CPU性能核心工作頻率趨勢

2.AI10秒完成的任務，一年內能縮短到1秒

外界對韜（τ）定律的一大關注點是期待這一突破能在提升AI算力上發揮作用。不過，韜（τ）定律是在智能手機上發展起來的，放到AI訓練和推理上能否奏效？畢竟，手機只有一顆芯片、功耗毫瓦級，AI則是成百上千顆芯片協同工作，功耗高達吉瓦級。

何庭波在論文中直接回答了這個問題，“答案是肯定的。”

論文分析，AI系統有兩個特點。其一是系統持續擴大，芯片甚至能多達上萬顆。其二，AI系統的各項消耗主要是在數據上而不是計算上。大型AI集群中，超過80%的能耗用于數據移動；超過70%的系統成本分配給了數據存儲。

這意味著減少數據在傳輸中花費的時間至少和減少計算本身花費的時間同等重要，也決定了“韜（τ）定律”能在AI領域發揮作用。甚至在AI領域，τ的縮減速度將遠遠快于移動設備和自動駕駛。

這一判斷源于論文中基于τ的分層縮減得出的代際法則：

其中α是特定于應用場景的縮放因子。基于迄今為止的生產經驗，這篇論文提出，移動設備的α約為每年1.3倍，自動駕駛約為每年1.5倍，AI工作負載α最高可達每年10倍。

也就是說，每一代的τ會縮短為上一代的1/α，移動設備的τ每年縮短到上一年的約77%（1/1.3），AI系統的τ每年可縮短到上一年的僅10%（1/10）。這意味著，AI完成同樣任務所需的時間在一年內最快可以從10秒壓縮到1秒。

為什么τ在AI上的縮減可以這么快？論文給出的解釋是“因為在這些場景下，吞吐量直接轉化為經濟價值。”

換句話說，在AI訓練和推理中，算力就是經濟價值。AI系統不存在手機、電動車那樣的物理約束和體驗約束，速度越快越能吸引資金涌入。只要技術能跑通，帶來的效果會更充分的發揮。

這篇論文強調，在AI系統中需要把τ當作一個系統級目標，應用到整個鏈條上，而不僅僅是在單個加速器內部。τ縮放在AI中的實現需要通過三個層面相互配合：系統互連架構（靈衢總線Unified Bus）、近封裝光引擎（Hi-ONE）、封裝本身的拓撲重組（3D 折疊）。

其中，靈衢總線（UB）用一個單一的協議取代傳統多節點、多加速器架構的堆疊結構。實現在主要通信路徑上，系統τ能降低約500倍。

再采用高密度光互連節點引擎Hi-ONE將所需的SerDes傳輸距離從約100厘米縮短到約5厘米，消除笨重的布線，并將傳輸距離從不足1米擴展到100米，使得分布式、吉瓦級數據中心的高密度互連在物理上成為可能。

此外，采用3D折疊將原本束縛在邊緣的資源重新遷移到垂直表面上，解決2.5D扇出困境。形成垂直集成的堆棧，其中內存、互連結構、讓電源和邏輯都能一起擴展。

論文表示，到2035年，硬件集成度預計將增加超過100倍，τ的縮減將分布在整個技術棧的每一層，而不是集中在器件級別。

AI系統規模下的τ

3.“下一個美元應該投向τ”

韜（τ）定律是系統級工程路線，它帶來的影響不僅是技術上，也是產業上的。當半導體產業不再只著眼于將晶體管做小，而更注重從系統層面提升性能，整個產業鏈的價值也會重新分配。

論文中分析，在8086時代，整個行業通過標準化的內存總線，有意地將處理器和內存解耦，使得兩個產業獨立發展。但AI時代這種解耦正在被逆轉。

如今計算密度的持續提升，正將內存帶寬、延遲、功耗和封裝推向極限。對于現代AI工作負載，數據移動與計算本身同樣關鍵，邏輯和內存正再次被推向緊密的物理集成。隨著它們的融合，供應鏈中的影響力平衡正在向內存和封裝供應商轉移。

「甲子光年」認為，先進封裝、混合鍵合設備、EDA工具、高速互聯、散熱等相關環節的價值都可能得到提升。未來半導體產業鏈的價值不再僅集中在單點晶圓制造，而要看誰能在系統層面讓數據傳輸路徑變短、速度變快。

正如論文中所說：“下一個美元應該投向τ，而不是工藝節點——有競爭力的性能不再需要永遠停留在光刻技術的最前沿，封裝、內存帶寬和互連結構設計，現在占據了此前僅由領先邏輯節點獨自擁有的戰略權重。”

客觀來看，“韜（τ）定律”目前還只是基于華為實踐經驗的技術路線，真正成為共識還需要更廣泛的行業參與和更長久的時間驗證。

何庭波在論文中直言：“如果把τ縮放描述成一個已經完成的體系，那將是一種誤導。仍有幾個實質性的問題尚未解決，在此指出它們，既是為了突出正在進行的工作，也是為了邀請各方合作。”

具體而言，“韜（τ）定律”的實踐需要τ原生的工具鏈支持。全面的邏輯折疊要求工具鏈將多個堆疊的芯片視為一個單一的連續設計實體。在這一路徑上，垂直互連的寄生參數、KOZ排除區域以及晶圓間的工藝變異相互作用，傳統的二維EDA工具無法充分處理。

論文中披露，華為已經開發出初步的內部工具，能夠產生有用的結果，方法學細節將在未來幾個月內公布。并且強調，“一個τ原生的工具鏈——開放的、多物理場的、三維原生的——是未來十年最重要的賦能投資。”

并且，“韜（τ）定律”也面臨能量問題。論文中表示“τ是一個時間定律，而不是焦耳定律。”這意味著性能翻10倍功耗也會翻10倍，這樣一個“超級節點”可能會超出電網容量，像摩爾定律遭遇物理極限一樣遭遇能量極限。

此外，晶圓間工藝變異、垂直互連的額外代價、適配“韜（τ）定律”的基準測試等都是有待完善和解決的問題。

但方向是清晰的：在“后摩爾時代”，需要從系統整體而非單一晶體管層面著手，提高數據移動效率，進而提高性能。在這一點上，華為和英偉達、臺積電的技術邏輯是一致的。

“韜（τ）定律”最大的貢獻在于方法論。論文中闡述，這是自Dennard縮放以來，第一個為整個技術棧提供統一優化目標的縮放原理。它向工藝技術專家、電路設計師、架構師、系統工程師和軟件團隊發出了信號：這些領域的人們現在正在用相同的單位優化同一個量，任何單一層面的改進，只有傳播到系統τ才算數。

何庭波在論文最后頗具感情地寫道：“未來十年的工作范圍已經劃定。許多開放性問題依然存在，沒有任何一個組織能夠獨自解決它們——工具鏈、標準、基準測試、器件物理、經濟模型，都需要來自任何一家公司之外的貢獻。因此，本文既是一份來自實踐一線的報告，也是一份邀請。”

（封面圖來源：AI生成；文中其他圖片來源：論文《A Time Scaling Theory for Multi-Layer Electronic Systems》）