來源：高校人工智能與大數據創新聯盟

2026年5月25日，在上海國際電路系統研討會（ISCAS 2026）上，華為公司董事、半導體業務部總裁何庭波發表主旨演講，正式向全球提出了一個足以載入史冊的全新芯片演進理論——“韜(τ)定律”。這不僅僅是一場學術演說，更標志著全球半導體產業在歷經半個多世紀的“摩爾時代”后，迎來了從物理極限制約邁向拓撲性能革命的范式轉折。

01 當“幾何縮微”觸及物理與經濟的雙重天花板

理解“韜定律”，首先需要正視其誕生的時代背景。自1965年以來，摩爾定律（晶體管密度每18-24個月翻倍）與登納德縮放定律（Dennard Scaling）構成了芯片產業的金科玉律。在過去的幾十年里，全球芯片產業通過不斷縮小晶體管尺寸，以近乎零成本的方式換取了指數級增長的性能。

然而，這一延續了六十年的產業契約已不再成立。何庭波在論文中指出，單純的尺寸縮小帶來的回報已趨于平緩，領先節點的單芯片設計預算已超過10億美元。在3nm及以下的尖端制程，晶圓廠建設成本已飆升至200億美元起步，而最關鍵的經濟指標——每晶體管成本——甚至開始出現了“越先進越貴”的罕見逆轉。

更嚴峻的是物理層面的“量子隧穿效應”。當柵極長度縮短到僅十幾個硅原子寬度時，電子不再遵循經典的開關邏輯，而是如“幽靈般”穿透絕緣層，導致芯片漏電和發熱失控。全球半導體產業陷入了前所未有的迷茫：一邊是供給側逼近極限的微縮難度，另一邊是AI時代對算力呈指數級爆炸的需求。華為的答案是：重新定義“進步”本身。

02 摩爾定律的核心并非“縮小”，而是“壓縮”

“韜定律”的顛覆性之處，在于它對產業底層邏輯的重構。該定律的核心要義是：以“時間縮微”替代“幾何縮微” 。希臘字母τ（韜）在物理學中代表時間常數，即電路中信號完成一次充放電狀態切換所需的時間（τ = R × C）。

何庭波一針見血地指出，過去六十年，更小的晶體管之所以能提升系統性能，本質原因并非空間縮小，而是它們開關速度更快、信號傳輸距離更短。幾何縮放僅僅是壓縮時間的工具，而時間本身才是貫穿整個計算棧的“統一度量衡” 。

基于這一洞察，“韜定律”構建了一個統一優化目標：τ縮放。它不再將視野局限于器件層的幾何尺寸，而是將晶體管、電路、芯片和系統這十二個數量級跨度的層級，統一納入了以降低τ值為核心的協同優化框架。這是自登納德縮放以來，全球半導體行業首次擁有一個覆蓋完整計算棧的理論綱領。

03 “邏輯折疊”與“四層協同”的實戰驗證

理論的生命力在于實踐。“韜定律”并非空中樓閣，華為已經拿出了詳實的硅基實證。最能體現其威力的技術，便是被稱為“核心黑科技”的邏輯折疊（Logic Folding）。

在傳統的平面芯片中，隨著晶體管密度提升，負責連接的導線被迫做得又細又長，產生了巨大的寄生RC（電阻電容）延遲，反而抵消了制程紅利。邏輯折疊技術顛覆了這一物理布局：它不再將電路平鋪在單層硅面上，而是通過超細間距混合鍵合技術，將邏輯電路分布到垂直堆疊的有源層中，將二維平面“折疊”成三維立體結構。

在即將于2026年秋季面世的 “麒麟2026” 芯片上，該技術實現了驚人的性能躍升：

晶體管密度從每平方毫米1.55億顆（155 MTr/mm2）躍升至2.38億顆，增幅高達53.5%，這一幅度在過去需要三年的幾何縮放才能實現；

能效提升41%，最高主頻提升近13%，CPU性能核心重回3.1GHz的高地；

SRAM工作頻率提升超過40%，時鐘緩沖器數量減少超過50%，信號導線長度縮短約30%。

這些突破是在固定、非前沿的工藝節點上實現的，完全依靠的是立體拓撲結構的重組，而非依賴更昂貴的EUV光刻機。除了電路層的“折疊”，“韜定律”還構建了一個從器件到系統的四層協同作戰體系（器件優化、電路折疊、芯片全棧協同、系統互聯重構），確保了性能的全面提升。

04 從“芯片”到“系統”的τ縮放

在AI數據中心領域，“韜定律”展現了遠超單顆芯片的宏觀價值。在大型AI集群中，超過80%的能源消耗在“數據搬運”而非計算上，這造成了巨大的系統延遲。

為此，華為在AI計算領域祭出了三大法寶。首先是 “靈衢總線（Unified Bus）” ，它利用存儲語義統一總線架構重構了系統互連協議，將系統通信τ從數百微秒量級壓縮至約100納秒。其次是 “Hi-ONE”近封裝光互連引擎，它利用線性驅動技術省去了傳統的高速DSP，將所需的SerDes傳輸距離從約1米縮短至5厘米，在超低功耗下實現了每模塊8Tb/s的帶寬，將物理上不可能的多Tb/s級集群互連變為了現實。

最具創見性的是“邊緣到表面3D折疊”技術。傳統2.5D封裝陷入了 “扇出困境”：計算容量按面積（N2）增長，但存儲帶寬和供電只能沿芯片邊緣（周長N）線性增加。這種拓撲缺陷無法通過晶體管微縮彌補。3D折疊將存儲和供電從易受限的邊緣轉移到了垂直表面，使它們也能按N2縮放，徹底解除了系統瓶頸。預計到2035年，該技術棧將實現超過100倍的硬件集成度增長。

05 未竟的挑戰與開放的“英雄帖”

盡管“韜定律”來勢洶洶，何庭波在論文中保持了極其嚴謹和謙卑的科學態度。她坦誠列出了當前仍懸而未決的“未竟的挑戰”（Open Challenges）：

EDA工具鏈缺失：現有的電子設計自動化工具是為平面芯片設計的，將多顆堆疊的裸片視為一個連續的整體進行設計，仍需要從零構建原生的3D物理場工具鏈；

跨晶圓工藝變化：堆疊的晶圓可能來自不同批次的制造，微小的電壓閾值（Vth）差異會對時序構成嚴峻挑戰；

垂直互連開銷：每一層硅通孔和混合鍵合都伴隨著電阻電容懲罰，必須保證性能增益（T_Benefit）嚴格大于開銷（T_Penalty）；

能源與基準：τ縮放必須搭配能量伙伴，同時行業需要從單一的跑分基準轉向揭示各層瓶頸的“τ分布基準測試”。

基于此，何庭波發出了“英雄帖” ：沒有任何單一組織能獨自解決工具鏈、標準、器件物理和經濟模型等全棧問題，“未來一定屬于開放合作”。

06 從“追趕者”到“定義者”

“韜定律”的發布，為全球半導體提供了一條極具前瞻性的演進路線圖。對于移動端的麒麟芯片，路線圖清晰明確：2027年邁向3.39GHz，2028年達到3.71GHz，2029年CPU性能核心頻率將突破4GHz大關。對于AI端的昇騰芯片，計劃在2030年前后將邏輯折疊技術引入AI加速器領域，支撐未來十年硬件集成度的百倍增長。根據規劃，到2031年，基于“韜定律”的高端芯片晶體管有效密度將達到等效1.4納米制程的水平。

與其說“韜定律”是“摩爾定律”的終結者，不如說它是“后摩爾時代”的領航者。在過去，產業的共識是“越小越強”；而“韜定律”告訴我們：芯片的未來在于“越快越強”。只要能將信號傳輸的時間常數τ壓下去，即使不再無限縮小晶體管，我們依然能獲得更強的算力、更高的能效和更優的集成度。

華為在過去六年里，已經默默地設計并量產了381款芯片來驗證這條新路。這條被“逼出來”的革命之路，現在正以“韜（τ）定律”的名義，向全世界敞開了懷抱。

何庭波在ISCAS 2026演講全文

尊敬的各位專家、各位同仁：

大家好！非常榮幸在 ISCAS 2026 這一國際頂級電路與系統盛會，與全球業界精英共同探討半導體產業的未來方向。今天，我想圍繞 “后摩爾時代的半導體新路徑”，分享華為六年探索的思考、實踐與展望，并正式提出指導產業持續演進的新原則 ——韜（τ）定律。

一、摩爾定律的極限：產業面臨雙重困局

過去六十余年，半導體產業始終沿著摩爾定律的軌跡高速發展：通過幾何縮微（持續縮小晶體管物理尺寸），每 18-24 個月單位面積晶體管數量翻番，性能提升、成本下降。從微米到納米，從 7nm、5nm 到 3nm，幾何縮微驅動了全球數字經濟的爆發式增長。

但今天，這條路徑已走到物理極限與經濟極限的十字路口，難以為繼：

物理極限觸頂：制程進入 1-2 納米尺度，晶體管接近原子量級，量子隧穿效應導致電子失控漏電，發熱呈指數級上升，傳統 “開關” 功能失效；材料缺陷、互連延遲、功耗密度等問題徹底顛覆原有設計邏輯。

經濟極限崩塌：3nm 制程設計成本超 10 億美元，單次流片費用超 5 億美元；2nm 及以下工藝的研發與制造成本呈指數級攀升，投入產出比嚴重失衡，僅少數企業能承擔，產業創新活力被抑制。

需求與供給嚴重錯配：AI、云計算、自動駕駛、物聯網等新興領域對算力、能效、帶寬的需求呈指數級增長，而幾何縮微放緩導致性能提升幅度大幅收窄，“性能饑渴” 與 “工藝瓶頸” 的矛盾日益尖銳。

全球半導體產業正站在歷史轉折點：修補摩爾定律無濟于事，延續幾何縮微是死胡同，我們必須跳出固有思維，探索一條全新、可持續、可規模化的演進路徑。

二、韜（τ）定律：以 “時間縮微” 替代 “幾何縮微”

基于六年技術攻堅與產業實踐，華為正式提出韜（τ）定律——以 “時間縮微” 替代 “幾何縮微”，以系統性降低時間常數 τ 為核心目標，通過邏輯折疊、全棧協同、系統重構等創新技術，持續壓縮信號傳播時延，實現晶體管密度、性能、能效的同步躍升，構建后摩爾時代半導體與電子系統的全新演進體系。

（一）核心內涵：從 “縮尺寸” 到 “縮時間”

摩爾定律：核心是幾何縮微（縮小晶體管尺寸、減小面積），追求 “空間密度”；

韜定律：核心是時間縮微（降低信號傳播時延、減小時間常數 τ），追求 “時間效率”。

時間常數 τ（τ=RC，R 為電阻、C 為電容）是決定電路響應速度、信號延遲、功耗的核心物理量。韜定律的本質，是貫穿器件、電路、芯片、系統全層級，系統性降低 τ 值，讓信號跑得更快、電路響應更短、系統能效更高，最終在不依賴極致幾何縮微的前提下，實現性能與密度的持續演進。

（二）多層級協同優化體系：四大核心維度

韜定律不是單一技術，而是覆蓋器件、電路、芯片、系統的全棧式創新架構，四大維度層層遞進、協同增效：

1. 器件層面：物理底層降 τ，夯實基礎

通過優化晶體管結構、材料與互連方案，從源頭降低器件級時間常數 τ：

優化晶體管溝道、摻雜與接觸電阻，降低 R 值；

采用高 k 介質、低寄生電容結構，降低 C 值；

創新互連材料（如銅互連、石墨烯互連），減少互連 RC 延遲；

探索二維半導體、寬禁帶半導體等新材料，突破硅基物理限制。

2. 電路層面：邏輯折疊（Logic Folding），突破平面極限

邏輯折疊是韜定律的核心標志性技術，徹底打破傳統芯片平面布局的物理邊界：

將傳統二維平面電路，通過三維立體折疊、垂直互連，把分散的邏輯單元 “堆疊” 起來；

顯著縮短關鍵路徑走線長度（減少 50%-80%），大幅降低信號傳播的 RC 負載；

在相同面積下，晶體管密度提升 2-5 倍，電路性能提升 30%-100%，功耗降低 40% 以上；

2026 年秋季發布的新一代麒麟芯片，將全球首發商用邏輯折疊技術，實現旗艦芯片性能的跨越式提升。

3. 芯片層面：軟硬芯全棧協同，釋放系統潛能

以 “軟件 - 架構 - 芯片” 全棧協同設計為核心，基于實際工作負載優化指令流與數據流：

架構創新：采用異構計算、存算一體、近內存計算等架構，打破 “內存墻” 與 “功耗墻”；

軟件定制：針對 AI、手機、服務器等場景，優化編譯器、指令集與調度算法，提升并行度；

芯片優化：根據軟件負載，定制化設計 IP 核、流水線與互連網絡，實現端到端執行時間最小化。

4. 系統層面：靈衢總線（Lingqu Bus），重構互聯體系

定義全新的靈衢總線協議，重構計算系統互聯架構：

實現超節點統一內存編址與原生內存語義，減少數據搬運開銷；

提升系統帶寬、降低通信時延（減少 60% 以上），支持萬級節點高效互聯；

適配 AI 集群、數據中心、邊緣計算等多場景，構建高效能、低功耗的新一代計算系統。

三、六年實踐：韜定律從理論到落地，已量產 381 款芯片

自 2020 年起，華為基于韜定律核心思想，開啟全棧技術研發與產品落地，六年累計設計并量產 381 款芯片，覆蓋智能手機、AI 計算、服務器、物聯網、汽車電子等千行百業，實現規模化商用驗證：

（一）核心成果

性能與密度突破：基于韜定律的芯片，在 14nm/7nm 成熟工藝下，實現接近 5nm/3nm 的性能表現；預計到 2031 年，高端芯片晶體管密度將等效 1.4nm 制程水平，徹底擺脫對極致 EUV 工藝的依賴。

能效大幅提升：通過全層級降 τ，芯片能效比提升2-3 倍，AI 訓練 / 推理、手機續航、服務器功耗等關鍵指標達到行業領先。

規模化商用：381 款芯片已全面商用，服務全球超 10 億用戶；其中手機 SoC、AI 芯片、服務器 CPU、車載芯片等核心產品，已成為行業標桿。

（二）典型案例

智能手機芯片：新一代麒麟芯片（2026 年秋季發布），采用邏輯折疊技術，CPU/GPU 性能提升 40%，能效提升 35%，晶體管密度等效 3nm 工藝，無需依賴先進制程即可實現旗艦級體驗。

AI 計算芯片：昇騰系列 AI 芯片，基于韜定律 “靈衢總線 + 存算一體” 架構，訓練算力達 PFLOPS 級，能效比遠超同類產品，已廣泛應用于全球 AI 數據中心。

服務器芯片：鯤鵬系列 CPU，通過軟硬芯協同優化，多核性能提升 50%，功耗降低 30%，適配云計算與企業級服務器場景。

四、產業價值：韜定律開辟三條新賽道，重構全球格局

韜定律不僅是技術突破，更重構了半導體產業的價值邏輯與競爭格局，開辟三條可持續發展的新賽道：

（一）成熟工藝 “挖潛” 賽道

無需依賴 3nm/2nm 等極致先進制程，通過邏輯折疊、全棧協同，讓 14nm/7nm 成熟工藝發揮出 5nm/3nm 的性能潛力，大幅降低研發與制造成本，解決先進制程 “卡脖子” 難題，為全球中小企業提供創新機會。

（二）系統級創新賽道

從 “單一芯片性能競爭” 轉向 “全系統能效競爭”，推動產業從 “制程驅動” 向 “架構 + 軟件 + 芯片協同驅動” 轉型，釋放系統級創新紅利，適配 AI、自動駕駛等新興場景需求。

（三）開放合作生態賽道

韜定律是開放、兼容、可擴展的技術體系，不封閉、不排他，歡迎全球企業、科研機構、高校共同參與技術研發、標準制定與生態建設，構建 “開放合作、互利共贏” 的全球半導體產業新生態。

五、未來展望：開放合作，共筑后摩爾時代新生態

后摩爾時代，沒有任何一家企業能獨善其身，也沒有任何一條路徑能單打獨斗。韜定律的落地與推廣，離不開全球產業鏈、供應鏈、創新鏈的協同發力。

華為的愿景是：以韜定律為共識，聯合全球科學家、工程師、產業伙伴，共同攻克器件、材料、架構、軟件等關鍵技術，共建開放標準與生態，讓半導體技術持續進步，讓數字經濟惠及全球每一個人。

在此，我鄭重呼吁：

開放技術合作：華為愿開放韜定律核心技術框架、邏輯折疊 IP、靈衢總線協議等，與全球伙伴聯合研發、共享成果；

共建產業生態：攜手打造 “韜定律產業聯盟”，制定統一技術標準、測試規范與接口協議，推動技術規模化落地；

培養創新人才：聯合全球高校與科研機構，開設后摩爾時代半導體技術課程，培養跨學科、復合型創新人才。

各位同仁，半導體產業是數字經濟的基石，是人類科技進步的核心動力。摩爾定律的時代落幕，但創新永不落幕；幾何縮微的路徑走到盡頭，但時間縮微的新路徑已開啟。

華為愿以開放、包容、共贏的姿態，與全球產業伙伴一道，共同探索、實踐、完善韜定律，攜手開創后摩爾時代半導體產業的新篇章，為全球科技進步與人類文明發展貢獻中國智慧與中國力量！

謝謝大家！

（內容來源：鳳凰網）

全國高校人工智能與大數據創新聯盟

全國高校人工智能與大數據創新聯盟（簡稱:高校聯盟）是由清華大學、浙江大學、中南大學、東北大學、上海工程技術大學、重慶郵電大學、東北林業大學、佛山科學技術學院、曲阜師范大學、黑龍江大學、海豚大數據科技等全國54家高校、企業共同發起，于2018年5月26日在北京中國科技會堂正式成立。迄今為止，聯盟發展會員300多家, 覆蓋全國20多個省市。聯盟由一批積極投身于“人工智能、大數據、區塊鏈”教育事業的高校、科研機構、企事業單位和個人自愿組成的公益性、全國性學術交流服務平臺。中國工程院原常務副院長、中國工程院院士潘云鶴、中國科學院院士陳國良、中國工程院院士李伯虎擔任聯盟名譽理事長，中國工程院院士譚建榮擔任聯盟理事長。聯盟工作接受工信部、國家網信辦等政府部門行政管理和業務指導。聯盟主要工作是推進產教融合、校企合作、協同育人。(加盟微信13651193492)

華算人工智能研究院

華算人工智能研究院全稱是“山西省華算人工智能研究院有限公司”，是經山西轉型綜合改革示范區管理委員會批準，于2023年10月在太原成立的第一批專業研究人工智能、賦能數字經濟產業發展的獨立法人組織。華算人工智能研究院依托全國高校人工智能與大數據創新聯盟專家委員會及理事會資源，按照山西省委省政府、山西轉型綜合改革示范區管理委員會發展人工智能、數字經濟的系列文件精神和工作計劃，將研究院打造成為山西省發展人工智能、數字經濟的示范應用推廣平臺，同時面向全國開展人工智能業務。華算人工智能研究院名譽院長由中國工程院院士李伯虎擔任。研究院內設AI產業學院共建中心、實訓實習就業中心、實驗室建設中心、專家智庫等6個職能部門。歡迎加入華算人工智能研究院專家智庫，共同賦能高校AI人才培養及產教融合事業發展。

高校區塊鏈專委會

全國高校人工智能與大數據創新聯盟區塊鏈專委會（簡稱:高校區塊鏈專委會），是由北京大學、浙江大學、武漢大學、西南財經大學、北京交通大學、鄭州大學、貴州大學、桂林電子科技大學、山西農業大學、佛山科學技術學院、陜西師范大學、中國網安、海豚大數據科技等全國40多家高校、企業和機構共同發起，于2019年12月7日在廣東省佛山市正式成立。目前發展高校及企業會員70多家。中國工程院院士、浙江大學教授陳純擔任高校區塊鏈專委會名譽顧問；福州大學教授蔡維德、中國計算機學會區塊鏈專委會主任斯雪明教授、中國人民銀行數字貨幣研究所副所長狄剛擔任高校區塊鏈專委會名譽主任；北京大學信息科學技術學院區塊鏈中心主任陳鐘教授擔任高校區塊鏈專委會主任。高校區塊鏈專委會主要工作是促進高校區塊鏈教育，為高校區塊鏈專業建設及學科發展提供專家咨詢服務。

高校元宇宙專委會

全國高校人工智能與大數據創新聯盟元宇宙專業委員會（簡稱:高校元宇宙專委會），是由清華大學、湖南大學、浙江大學、四川大學、汕頭大學、河北金融學院、保定市元宇宙協會、英偉達中國、海爾衣聯網研究院、海豚大數據科技(天津)有限公司等全國20多所高校、企業和機構共同發起，于2022年11月5日在北京正式成立。中國工程院院士、計算機軟件與虛擬現實領域專家趙沁平擔任高校元宇宙專委會名譽顧問；中國工程院院士、北京航空航天大學電氣與自動化學院名譽院長、中國航天科工集團有限公司科技委高級顧問李伯虎擔任高校元宇宙專委會名譽主任；清華大學信息國研中心可信軟件和大數據部常務副主任邢春曉擔任高校元宇宙專委會主任委員。目前已發展高校及企業會員30多家。高校元宇宙專委會主要工作是促進高校元宇宙教育、加強校企合作、推動元宇宙專業建設及學科發展，為元宇宙教育教學提供專家咨詢服務。

高校數字經濟專委會

全國高校人工智能與大數據創新聯盟數字經濟專業委員會（簡稱:高校數字經濟專委會），是由華算人工智能研究院、清華大學、北京大學、中國人民大學、中國社會科學院信息化研究中心、四川大學、北京外國語大學、北京科技大學、北京工業大學、北京語言大學、北京化工大學、北京聯合大學、北京物資學院、北京印刷學院、西藏民族大學、河北金融學院、重慶財經學院、蘇州城市學院、北京中關村軟件園、百度、海豚大數據科技等全國60多家高校、企業和機構共同發起，于2024年1月12日在北京正式成立。清華大學經濟管理學院教授姜旭平、北京大學信息管理系教授賴茂生、中國社會科學院信息化研究中心主任姜奇平、中國科學院大學經濟與管理學院教授呂本富擔任高校數字經濟專委會主任委員。高校數字經濟專委會主要工作是促進高校數字經濟專業建設及學科發展，推動產學研合作，為高校數字經濟專業教育教學提供專家咨詢服務。

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