“微縮競賽”到“時間戰場”

作者 | 勝馬財經許可

編輯 | 歐陽文

2026年5月25日，在上海舉行的IEEE國際電路與系統研討會（ISCAS 2026）上，華為公司董事、半導體業務部總裁何庭波發表題為《半導體新路徑探索與實踐》的主旨演講，正式發布“韜（τ）定律”。這是中國科技企業在全球半導體領域首次提出指導產業發展的新原則，消息一出，全球半導體圈為之震動。

華為“韜定律”何以引發如此巨大的關注？華為憑什么敢于挑戰半導體行業沿用了半個多世紀的底層邏輯？這背后是一場從理論到實踐、從器件到系統的深刻變革。

摩爾定律的黃昏

要理解“韜定律”，首先要回到一個眾所周知的困境：摩爾定律正在走向盡頭。

1965年，戈登·摩爾提出了那條著名的預言——集成電路上的晶體管數量大約每兩年翻一番。此后半個多世紀，這條定律驅動著萬億美元規模的半導體產業不斷向前。但如今，當制程逼近2納米乃至1納米量級，量子隧穿效應開始搗亂，電子在不該跑的地方“穿墻漏電”，電流越來越難以控制，功耗散熱成為燙手山芋。

與此同時，建廠成本急劇膨脹——一座3nm晶圓廠動輒200億美元起步，全球能玩得起的玩家已從幾十家縮減到了三四家。在7納米之后，純尺寸縮微的回報已經趨于平緩，2納米節點的前沿芯片設計預算已被推至超過十億美元。

一邊是微縮的邊際收益急劇遞減，一邊是AI、大模型、自動駕駛對算力呈指數級攀升的胃口，這個日益擴大的“剪刀差”，正是“韜定律”試圖回答的根本問題。

何庭波給出的答案簡潔而有力：“答案并非在于采用新的制程節點或晶體管架構，而在于改變主要的優化目標本身。空間縮放僅僅是壓縮時間的工具，時間本身應該被用作主要衡量標準。”

“韜定律”核心突破

“韜”是希臘字母τ（tau）的音譯，在電路理論中，τ代表時間常數——信號從一種狀態切換到另一種狀態需要的時間，τ越小，電路切換越快，芯片性能越強。

傳統摩爾定律的邏輯是“幾何縮微”：把晶體管越做越小，走線越來越密，信號不用跑太遠，性能自然提升。而“韜定律”的核心主張恰恰相反——不再執著于把晶體管做小，而是系統性地壓縮信號傳播時延，以“時間縮微”替代“幾何縮微”。

這個思路可以用通俗的比喻來理解：傳統做法相當于不斷縮窄道路，好塞進更多人口；而“韜定律”則是在城市規模不增加的前提下，重新規劃路網、修建立交橋，把繞遠路的路徑拉直，讓車跑得更快。

實現此目標的核心技術是“邏輯折疊”。傳統芯片的電路布局是二維平面，信號在平面上左沖右突，大量時間消耗在走線上。邏輯折疊的本質，是把電路布局從“一層樓”擴展成“多層樓”，將原本需要長距離橫向走線的關鍵路徑“折”起來、縱向疊放，從而縮短信號傳播的物理距離。

原商湯智能產業研究院創始院長田豐對此評價：華為“韜定律”的原創性在于將壓縮互連RC延遲這一物理目標系統化為一套覆蓋器件到系統的四層級方法論，并以“定律”的形式公開對外發表，且有381款量產芯片的工程實踐支撐。

四層級協同優化

“韜定律”并非一個空洞的理論口號，它構建了一整套貫穿器件、電路、芯片到系統層面的多層級協同優化體系，以系統性降低時間常數τ為目標，驅動各層級性能、能效、晶體管密度的持續提升。

器件層面，通過優化晶體管和互連電阻及寄生電容，從物理底層最大限度縮微器件級時間常數τ，打好地基；電路層面，通過邏輯折疊技術突破傳統平面布局的物理邊界，縮短關鍵路徑的走線長度并有效降低信號傳播的電阻和電容負載，實現晶體管密度和電路性能提升。

芯片層面，通過軟件、架構、芯片的全棧協同設計，基于實際工作負載實現指令流和數據流的細粒度控制，提高系統級并行度和效率，降低端到端執行時間；系統層面，定義“靈衢總線”，重構計算系統互聯協議，實現超節點的統一內存編址和原生內存語義，大幅降低系統通信時延。

業內專家指出，這將強化體系化的能力，而不單是芯片的能力。全球計算聯盟秘書處CTO苗福友也高度認可這一路徑，認為“韜定律”突破傳統體系局限，從通信時延這一維度重構計算性能評價標準，為行業發展提供了全新思路與重要突破方向。

381款芯片的實踐

一個理論的價值，最終要在實踐中得到檢驗。“韜定律”最令人信服之處在于，它并非純理論構想，而是經過六年實踐驗證的成熟技術體系。

過去六年，華為基于“韜定律”已成功設計并量產了381款芯片，廣泛覆蓋千行百業的數字化轉型需求。這是一個極為可觀的數字——381款芯片意味著從理論到設計、從流片到量產、從實驗室到市場的完整閉環已經反復跑通。“韜定律”重新定義了半導體性能演進坐標系，跑通了從理論到381款量產芯片的完整閉環。

更令人期待的是，華為計劃2026年秋季推出的全新麒麟手機芯片（麒麟2026）將成為首款完整采用邏輯折疊技術的量產旗艦芯片。何庭波表示，該技術通過改變傳統芯片的晶體管布局方式，在相同面積內集成更多邏輯單元，顯著提升計算能力和能效比。華為預計，到2031年，基于“韜定律”的高端芯片晶體管密度有望達到1.4納米制程的同等水平。

換言之，在不依賴最先進極紫外光刻機（EUV）的前提下，通過邏輯折疊等技術路徑，華為正在開辟一條以設計復雜度換取性能密度的全新工程路徑。

開放合作行穩致遠

面對“韜定律”引發的巨大關注，何庭波在演講結尾展現了大格局。她明確表示：“未來一定屬于開放合作。在‘韜定律’的路徑下，我們期待與全球科學家、工程師和產業伙伴緊密合作，共同推動半導體與電子產業持續發展。”

這不是一句客氣話。半導體產業是人類工業文明的集大成者，沒有任何一家企業能夠獨自走完全程。“韜定律”所構建的四層級協同優化體系，恰恰需要產業鏈各環節的深度參與——從器件材料到封裝測試，從EDA工具到系統軟件，每個環節都是這條新路徑上不可或缺的一環。

“未來六到十年內，那些將韜作為首要目標的公司、研究團隊和生態系統，將決定未來十年計算領域的格局。”何庭波這句判斷，既是雄心，也是邀約。

勝馬財經認為，“韜定律”的橫空出世，是中國科技企業從“跟隨者”向“規則制定者”轉型的一個標志性事件。在半導體產業六十余年的歷史上，稱得上“定律”的東西屈指可數——摩爾定律、登納德縮放定律、黃氏定律，每一則都曾深刻定義過產業演進的方向。如今，一家中國企業站上全球頂級舞臺，給出自己的答案，其意義早已超越了一家企業的商業敘事。

這不僅是對“唯制程論”的有力突圍，更是對“開放合作才能行穩致遠”這一產業真理的深刻詮釋。半導體產業的未來，從來不是一條獨木橋，“韜定律”打開了一扇新的大門——路還很長，但方向已經清晰。

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