2026年5月25日，上海。

何庭波站在ISCAS 2026的講臺上，身后的屏幕打出一行公式。臺下坐著來自50個國家的上千位半導體專家，有人屏息凝神，有人奮筆疾書，有人不斷點頭。這一天，華為正式向全球半導體行業投下了一枚深水炸彈——“韜（τ）定律”。

一家曾被先進光刻機卡住脖子的公司，如今站到了最前沿的國際學術會議上，宣布了一套全新的半導體發展規則。這多少有些戲劇性，但它確實發生了。

摩爾定律撞墻，撞出了一道新題

要理解“韜定律”為什么讓整個行業沸騰，得先看看老路是怎么走到頭的。

摩爾定律，簡單說就一句話：晶體管越小，性能越強，成本越低。這個邏輯指導半導體行業走了60年，從微米走到納米，從28nm走到5nm、3nm。

但問題來了——當制程逼近1nm甚至更小，電子開始像幽靈一樣“穿墻”（量子隧穿效應），漏電失控。更現實的是錢：一座3nm工廠造價超過200億美元，設計一顆2nm芯片的預算突破10億美元。邊際收益急劇遞減，能玩得起的公司只剩臺積電、三星、英特爾寥寥幾家。

與此同時，AI大模型對算力的需求卻在指數級暴漲。供給側的物理極限撞上了需求側的無限饑渴。怎么辦？要么繼續死磕“更小的晶體管”，要么另辟蹊徑——換一個賽道。

華為選了后者。

τ是什么？為什么是下一個“游戲規則改寫者”

“韜”是希臘字母τ（讀作“韜”）的音譯。在電路理論中，τ代表時間常數——信號從一種狀態切換到另一種狀態需要的時間。τ越小，電路切換越快，芯片跑得越快。

華為的核心邏輯，用一句話就能概括：既然橫向的“幾何縮微”走到頭了，那就轉向縱向的“時間縮微”。

什么意思？打個比方：高峰期堵車，不去拓寬馬路（幾何縮微），而是優化紅綠燈、設置潮汐車道、修高架橋，讓車“跑得更順”（時間縮微）。

τ之所以厲害，在于它是一個貫穿全棧的統一指標。從晶體管開關的皮秒級響應，到數據中心的秒級任務處理，芯片設計的每一層都可以圍繞“壓縮時間”來優化。頻率、延遲、帶寬、吞吐量——這些工程師每天打交道的參數，本質上都由對應層級的τ決定。

這就帶來一個根本性的變革：工藝研發、電路設計、系統架構師終于能“說同一種語言”了。過去各層獨立優化、事后算賬的模式，被一個統一的τ指標替代。

北京郵電大學教授曾劍秋評價稱這是“一個很重要的，甚至偉大的技術創新”。通信行業專家項立剛則說，“華為走通這條路，意味著中國的芯片趕上甚至超過世界水平是有機會的”。

當然，理論再好，落不了地就是紙上談兵。華為顯然是帶著底牌來的。

邏輯折疊——讓芯片從“平房”變成“復式樓”

支撐“韜定律”的核心技術，叫邏輯折疊（Logic Folding）。

傳統芯片的電路是平鋪的。計算單元、存儲單元都擠在一層硅面上，連接它們的導線七拐八繞，信號跑得遠，自然就慢。如果把芯片比作城市交通，傳統設計就是單層的“平面路網”——路口多、紅綠燈多、繞路多。

邏輯折疊的思路則是：把一層變成多層，把“平房”蓋成“復式樓”。數字電路、模擬電路、存儲電路拆分后，縱向堆疊到兩層甚至三層有源芯片層，通過超細間距的混合鍵合技術實現層間互聯。這樣一來，信號不再需要水平方向繞遠路，垂直“上下樓”就到了。物理距離大幅縮短，寄生電阻電容損耗驟降，芯片能跑出更高的主頻。

效果有多明顯？論文給出的量產數據相當硬核：在2026款麒麟芯片上，邏輯折疊實現了晶體管密度55%的階躍式提升、能效提升41%——而這一切都是在沒有更換制程工藝、沒用新一代光刻機的前提下完成的。以前需要三年幾何微縮才能換來的性能躍升，現在通過“三維折疊”一步到位。

更值得關注的是路線圖。何庭波明確給出了兩個時間節點：2026年秋季，新一代麒麟手機芯片將完整采用邏輯折疊技術；2031年，基于“韜定律”的高端芯片晶體管密度將達到等效1.4納米制程水平。如果這條路線真正走通，那就意味著——繞開EUV極紫外光刻機，也能做出世界頂級芯片。這對當前受制于先進光刻設備的企業而言，意義不言自明。

381款芯片：不是PPT，是六年的“后驗數據”

坊間對“韜定律”的最大質疑，無非是：這是不是又一個概念炒作？

何庭波顯然做足了準備。演講中她直接亮出底牌：過去六年，華為已基于“韜定律”設計并量產了381款芯片，覆蓋通信基站、終端設備、車載系統、AI計算等多個領域。不是實驗室樣品，不是流片測試，是實實在在出過貨的量產芯片。這個數字的沖擊力在于：當外界還在猜測華為被制裁后“能不能活下去”時，他們已經在一條全新的賽道上默默跑了六年，而且跑出了產品。

從方法論角度，“韜定律”還創造了一項行業紀錄：它是自1974年登納德縮放定律以來，首個能夠貫穿整個計算架構、建立統一優化目標的技術準則。登納德定律當年解決了電壓與尺寸等比例縮放的問題，支撐了半個世紀的芯片進化；現在，“τ縮放”接過接力棒，試圖回答后摩爾時代該怎么走。

更值得玩味的是，這套方法論已經在學術界完成了正規化。何庭波作為唯一作者的論文《A Time Scaling Theory for Multi-Layer Electronic Systems》，已正式發表在《SCIENCE CHINA Information Sciences》。這就意味著，“韜定律”不僅通過了產業驗證，還經過了學術同行評議——這在企業發布的技術概念中并不多見。

華為不是獨行者：全球半導體的“集體轉向”

說“韜定律”是華為一家之言，其實不準確。放眼全球，半導體行業正集體從“二維平面”向“三維立體”狂奔。

臺積電的CoWoS先進封裝，把GPU和HBM內存像三明治一樣疊在一起，數據傳輸距離從厘米級驟降到毫米級，產能持續供不應求。Chiplet芯粒技術把大芯片拆成小模塊，用最優制程分別制造再“拼裝”——AMD和英特爾都已大規模商用。混合鍵合讓芯片間實現“原子級接觸”，互連密度提升一個數量級，三星、SK海力士在HBM4上搶先布局。

甚至華為還自研了更激進的技術：Hi-ONE近封裝光互連引擎，用光信號替代銅導線傳輸數據，單模塊帶寬可達8Tb/s，能效提升4倍、延遲降低10倍，專為吉瓦級AI數據中心設計。

整個行業的趨勢已經很清楚：從“死磕納米數”的單行道，轉向“系統級優化”的寬賽道。何庭波自己把話說得很直白：“未來一定屬于開放合作。在半導體演進的路徑上，沒有一家企業可以獨自完成所有答案。”

狂歡之下，冷靜兩問

“韜定律”固然振奮，但作為一個新理論，它面前還有兩道硬門檻需要跨越。

第一道：EDA工具鏈能不能跟上？

邏輯折疊要求把多層堆疊芯片當成一個整體來設計，但目前的EDA設計軟件基本為二維平面芯片服務。3D原生的布局布線、時序分析、熱仿真工具還沒成熟-8。沒有工具鏈，再好的架構也只能停留在實驗室——這是整個行業共同的瓶頸。

第二道：功耗能不能壓住？

τ縮放解決的是“時間”問題，而不是“能耗”問題。如果未來AI集群計算速度提升5倍，功耗也跟著漲5倍，那散熱和供電就會變成新的天花板。華為論文中也承認，τ縮放必須與能耗優化同步推進，否則就是跛腳走路。

不過換個角度看，一個新理論剛誕生就被討論“還有哪些坑要填”，恰恰說明它已進入嚴肅的產業討論范疇，而不再是概念炒作的階段。

從“追趕者”到“規則制定者”

把時間線拉長，你會發現“韜定律”的出現并非偶然。

2019年華為被列入實體清單時，沒人能預料到今天的走向。六年過去，一家被切斷最先進制造設備的企業，交出的答卷不是“勉強活著”，而是提出了一套可能引領全球行業的新規則。

“未來十年的主要路線，已浮出水面。”一位與會的高校教授在現場感慨，“長期以來，集成電路專業課以講授國外學者的理論為主。隨著我國在這一領域的創新水平持續提升，今后要著力增加中國人的理論內容了。”

從摩爾到韜律，從“卷尺寸”到“卷時間”，半導體行業的游戲規則正在被重新書寫。華為用381款量產芯片、一篇學術論文、一條延伸到2035年的技術路線圖，給出了自己的答案。

何庭波在演講結尾說：“我們的解決方案走得通，走得遠。”

這話是說給全球同行聽的，大概也是說給那些曾經斷定“此路不通”的人聽的。