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1965年，戈登·摩爾在《電子學(xué)》雜志上畫下一條預(yù)測曲線時，集成電路上的晶體管數(shù)量每兩年翻一番。這條后來被稱為“定律”的經(jīng)驗觀察，定義了人類計算進(jìn)步的節(jié)拍器。

六十年來，整個半導(dǎo)體行業(yè)圍繞一個核心邏輯運轉(zhuǎn)：把晶體管越做越小。從90納米到3納米，芯片的進(jìn)化史就是一部幾何縮微史。誰能在更小的面積里塞進(jìn)更多晶體管，誰就掌握了產(chǎn)業(yè)的話語權(quán)。

但所有的節(jié)拍器都有停擺的一天。

當(dāng)晶體管尺寸逼近原子量級，當(dāng)量子隧穿效應(yīng)讓電子在納米尺度上不受控制地泄漏，當(dāng)一座3納米晶圓廠的投資門檻飆升至200億美元，摩爾定律的鐘擺已經(jīng)搖不動了。單顆尖端芯片的設(shè)計成本突破10億美元，最先進(jìn)制程節(jié)點的每晶體管成本不再下降，甚至在回升。

2026年5月25日，上海。在IEEE國際電路與系統(tǒng)研討會（ISCAS）上，華為半導(dǎo)體業(yè)務(wù)部總裁何庭波發(fā)表題為《半導(dǎo)體新路徑探索與實踐》的主旨演講，正式提出“韜（τ）定律”，主張以“時間縮微”替代“幾何縮微”作為半導(dǎo)體演進(jìn)的新指導(dǎo)原則。

同一天，一篇署名何庭波的論文《A Time Scaling Theory for Multi-Layer Electronic Systems》在中國科學(xué)院科技論文預(yù)發(fā)布平臺（ChinaXiv）上發(fā)布。過去六年，華為基于這一方向已成功設(shè)計并量產(chǎn)了381款芯片。今年秋季，將有一款完整采用邏輯折疊技術(shù)的麒麟手機(jī)芯片率先面世，晶體管密度提升53.5%，能效改善41%。

這不是又一篇論文，也不是又一場發(fā)布會。它是一個被逼到墻角的產(chǎn)業(yè)，在絕境中找到的一條新路。而這條路之所以能夠被找到，靠的不是想象力，是六年沉默的實驗數(shù)據(jù)——381款量產(chǎn)芯片，是在黑暗中一塊一塊投出的問路石。

01

從“做小”到“跑快”

何庭波在演講中拆解了一個被行業(yè)遮蔽了六十年的底層事實：摩爾定律從未真正關(guān)乎尺寸。

晶體管縮小是為了開關(guān)更快。互聯(lián)線路變密是為了信號走得更短。每一代技術(shù)迭代的本質(zhì)交付物，都是時間的壓縮。空間縮放，只是壓縮時間的工具。

這個洞察一旦成立，后摩爾時代的方向就自然浮現(xiàn)。既然尺寸縮放越來越難、越來越貴、越來越少人走得起，那就不必繼續(xù)在幾何維度上和物理極限硬碰硬。真正需要壓縮的不是面積，是信號從出發(fā)到抵達(dá)所需的時間：晶體管開關(guān)的時間、電路傳輸?shù)臅r間、芯片計算與訪存的時間、系統(tǒng)端到端通信的時間。

這就是韜定律的核心主張：用“時間縮微”替代“幾何縮微”，以單一特征時間常數(shù)τ作為統(tǒng)一的優(yōu)化目標(biāo)，覆蓋從皮秒級晶體管開關(guān)到秒級數(shù)據(jù)中心工作負(fù)載的十二個數(shù)量級。

何庭波論文中給出的τ結(jié)構(gòu)體精確到了四層：器件層壓縮晶體管固有開關(guān)延遲；電路層縮短信號路徑的RC傳播延遲；芯片層優(yōu)化計算與內(nèi)存訪問延遲；系統(tǒng)層壓縮端到端消息傳遞與同步時間。

這四層并不是各自獨立作戰(zhàn)。韜定律的關(guān)鍵含義在于：每一層的τ優(yōu)化必須傳導(dǎo)到系統(tǒng)層才能產(chǎn)生真正的價值。工藝技術(shù)專家、電路設(shè)計師、架構(gòu)師、系統(tǒng)工程師，所有角色第一次用同一套語言——時間常數(shù)τ——來對話。而這種共同語言，恰恰是此前半導(dǎo)體產(chǎn)業(yè)六十年來從未真正建立過的東西。

更深一層的含義隱藏在論文的方法論章節(jié)里。何庭波寫道，τ縮放是自Dennard以來首個在整個計算堆棧中建立共享優(yōu)化目標(biāo)的縮放原則。

1974年，羅伯特·登納德提出電壓與尺寸等比例縮放可維持恒定電場強(qiáng)度的理論，與摩爾定律形成互補(bǔ)，共同支撐了近五十年的產(chǎn)業(yè)黃金時代。2005年前后，登納德縮放率先失效——電壓不再隨特征尺寸等比例下降，暗硅時代由此開啟。此后二十年，行業(yè)再沒有出現(xiàn)過能在整個堆棧層面統(tǒng)一優(yōu)化方向的理論框架。韜定律試圖填補(bǔ)的，正是這個自登納德以來始終空白的缺口。

當(dāng)黃仁勛在多場演講中宣告“摩爾定律已死”，當(dāng)最先進(jìn)制程節(jié)點的成本不再下降，當(dāng)曾經(jīng)有十余家公司能生產(chǎn)最先進(jìn)邏輯芯片的全球格局收縮為僅存的三家——臺積電、三星和英特爾——時，韜定律給出的不是一個答案，而是一個命題：如果空間這條路越來越窄，時間是不是能成為新的方向？

02

邏輯折疊：在固定節(jié)點上繼續(xù)生長

韜定律的首次量產(chǎn)規(guī)模驗證，是在移動設(shè)備領(lǐng)域展開的。何庭波在演講中提出了一個尖銳的自問：“在節(jié)點固定的情況下，如何在單個芯片上持續(xù)實現(xiàn)一代又一代的性能提升？”

這句話的潛臺詞不需要翻譯。2020年之后，華為獲取最先進(jìn)光刻設(shè)備的渠道受限，指望下一個制程節(jié)點來解決性能瓶頸已經(jīng)不再可行。當(dāng)制程工藝無法向前推進(jìn)，芯片的進(jìn)化通道必須被重新打開——不是在平面上繼續(xù)雕刻更細(xì)的線條，而是在垂直方向上為電路尋找新的空間。

這就是邏輯折疊。

它的原理并不復(fù)雜：將數(shù)字電路、模擬電路和存儲電路劃分到垂直堆疊的有源層中，通過超細(xì)間距混合鍵合連接上下層，讓關(guān)鍵路徑上的門電路分布在兩層乃至更多層上。電路設(shè)計者眼中的兩個物理層，在邏輯上是一個連續(xù)的整體。信號線不再是水平面上蜿蜒的長蛇，而是垂直方向上直上直下的捷徑。線短了，寄生RC值就降了，時鐘偏移就小了，芯片就能在相同的器件節(jié)點上跑出更高的頻率。

麒麟2026的量產(chǎn)數(shù)據(jù)是具體的。晶體管密度從155 MTr/mm2分階段提升至238 MTr/mm2，提升幅度達(dá)到53.5%。這樣的代際躍遷在過去至少需要三年幾何縮微迭代才能實現(xiàn)。SoC性能核心能效提升了41%，峰值頻率提升了近13%，CPU核心頻率回升至3.1GHz。片上高速互聯(lián)數(shù)據(jù)通路占用面積減少55%，時鐘緩沖器數(shù)量減少超過50%，時鐘偏移減少25%，布線長度縮短約30%。SRAM的操作頻率更因關(guān)鍵路徑縮短而提升了超過40%。

這些收益，論文中特別注明：“在固定的器件節(jié)點上實現(xiàn)，并不是通過新的光刻工藝步驟獲得的，而是在三維空間中對邏輯分布進(jìn)行拓?fù)渲亟M獲得的。”

論文還提到，麒麟2026采用的邏輯折疊刻意保持保守：混合鍵合間距僅達(dá)到1.5微米，折疊只針對關(guān)鍵路徑選擇性應(yīng)用，而非覆蓋整個設(shè)計。保守的初代方案已經(jīng)給出了53.5%的密度躍遷和41%的能效改善。而論文中已規(guī)劃了從局部折疊到全規(guī)模多層折疊的演進(jìn)路線，晶體管密度預(yù)計在2035年將達(dá)到400 MTr/mm2甚至更高，CPU核心頻率將達(dá)到4GHz及以上。更值得注意的是，論文預(yù)計到2031年，基于韜定律的高端芯片晶體管密度將達(dá)到1.4納米制程的同等水平。

03

AI數(shù)據(jù)中心：從微秒到納秒的戰(zhàn)爭

一個自然而然的問題是，在毫瓦級智能手機(jī)上發(fā)展起來的方法論，能否推廣到吉瓦級的AI訓(xùn)練和推理領(lǐng)域。何庭波論文給出的答案是肯定的。

現(xiàn)代AI系統(tǒng)的真正瓶頸，早已不是計算本身。大型AI集群中，大量能耗和系統(tǒng)成本消耗在數(shù)據(jù)傳輸、存儲和互連上。這意味著，減少數(shù)據(jù)搬運時間——芯片間、機(jī)架間甚至封裝內(nèi)部——至少與減少計算本身的耗時同等重要。

韜定律在AI系統(tǒng)規(guī)模上通過三個協(xié)同層來落地：

統(tǒng)一總線（Unified Bus）用一個原生的內(nèi)存語義協(xié)議替代了多堆疊協(xié)議棧，端到端遠(yuǎn)程訪問延遲從TCP/IP協(xié)議棧典型的幾十微秒降至約100納秒，系統(tǒng)τ沿著主要通信軸線降低了約500倍。

Hi-ONE近封裝光學(xué)引擎每模塊提供8 Tb/s帶寬，將所需SerDes傳輸距離從約100厘米縮短至約5厘米，同時將傳輸距離從不足1米擴(kuò)展至100米，使分布式千兆級數(shù)據(jù)中心的高密度互連成為現(xiàn)實。

3D折疊技術(shù)將內(nèi)存帶寬、光I/O和供電從芯片邊緣遷移到垂直表面，解決了2.5D封裝中計算能力按面積（N2）增長而邊緣資源只能按周長（N）增長的拓?fù)淅Ь场?/p>

論文預(yù)測，到2035年AI硬件集成度將增長100倍以上，τ性能的提升將分布在堆疊的每一層，而非集中在器件層面。

04

規(guī)則的改寫與被改寫

何庭波論文中有一段話寫得極為克制，但后勁很大。

“對于華為半導(dǎo)體而言，這一轉(zhuǎn)變伴隨著一個額外的約束：獲取最先進(jìn)光刻設(shè)備的渠道受限。假定另一個制程節(jié)點能解決問題已不再可行。六年前，幾何路線圖遭遇了瓶頸，迫使我們直面一個更根本的問題——回顧來看，這是整個行業(yè)終將不得不面對的問題。”

這段話背后是一段中國半導(dǎo)體行業(yè)不愿多提的歷史。2020年之后，當(dāng)外部封鎖讓先進(jìn)制程之路中斷，行業(yè)的主流敘事只有一個字：追。什么時候追上EUV？什么時候追上臺積電？什么時候追上3納米？但韜定律的出場，讓追趕敘事第一次出現(xiàn)了裂縫。

何庭波的論文提供了一個更本質(zhì)的視角：如果那條路越來越貴、越來越難、越來越不經(jīng)濟(jì)，為什么一定要只走那一條路？產(chǎn)業(yè)的核心問題已經(jīng)變了，不再是“晶體管還能縮小多少”，而是“應(yīng)該縮小什么，以及針對什么目標(biāo)？”

但韜定律也不是一條沒有門檻的路。

論文中坦率地列出了多個尚未解決的挑戰(zhàn)：EDA工具鏈尚未原生支持全尺寸3D折疊設(shè)計，晶圓間工藝偏差對時鐘分布和保持時間裕量的影響遠(yuǎn)超二維設(shè)計，每個混合鍵合和TSV都會產(chǎn)生寄生電阻和電容開銷，能耗方面的約束框架尚未建立。何庭波在論文中明確寫道，這需要“來自不同企業(yè)的共同貢獻(xiàn)”，不是一個組織能夠獨自完成的任務(wù)。

值得注意的是，邏輯折疊的底層技術(shù)并非華為獨有。3D堆疊和混合鍵合是全球半導(dǎo)體行業(yè)正在共同推進(jìn)的方向，臺積電、英特爾、三星都在這一領(lǐng)域布局多年。臺積電的CoWoS已壟斷AI GPU封裝市場；其SoIC、COUPE光互連技術(shù)構(gòu)成的三層整合方案正在推進(jìn)中。華為的差異化在于：它把這條技術(shù)路線從零散的工程實踐提升為一個系統(tǒng)性的方法論——用τ這個單一指標(biāo)串聯(lián)起從晶體管到數(shù)據(jù)中心的整個堆棧。全球產(chǎn)業(yè)的技術(shù)方向是一致的，但華為率先為它命名并給出了理論框架。

這或許才是韜定律的真正分量所在。它不是一項具體的專利，不是一枚芯片的跑分，而是一個坐標(biāo)系的重設(shè)。它對追趕敘事的告別不是情緒化的，而是邏輯性的：當(dāng)一個產(chǎn)業(yè)把優(yōu)化目標(biāo)從晶體管尺寸切換到時間常數(shù)，競爭的門檻就不再是“誰有更先進(jìn)的光刻機(jī)”，而是“誰能把系統(tǒng)每一層的τ壓得更低”。后者當(dāng)然離不開先進(jìn)工藝，但它不再只依賴先進(jìn)工藝。

那臺運轉(zhuǎn)了六十年的機(jī)器，已經(jīng)把它新的運轉(zhuǎn)方式，悄悄地刻在了它自己的結(jié)構(gòu)里。

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