北京
華為今天發布了一條定律，細想有點后怕
今天，華為在上海的國際電路與系統研討會上，正式發布了"韜（τ）定律"。
官方的解釋是：以"時間縮微"替代"幾何縮微"，通過邏輯折疊等技術，持續壓縮信號傳播時延，不斷提升晶體管密度。
聽起來很繞，但原理其實不復雜。
傳統的方案是在幾何尺寸上壓縮，把晶體管排列得越來越密集。
但這條路走到現在遇到了兩個問題；第一，物理上已經到了極限，再這么密集下去，晶體管可靠性就會降低。第二，經濟承受力上也到了極限，一條3nm芯片生產線需要幾百臺高端制造設備，造價200億美金，建造成本巨大。
華為的方案，是用系統工程思維解決問題。不需要那么密集的晶體管，而是優化系統運行邏輯。
到這里，大多數報道就結束了：華為找到了一條新路、做出了行業突破。
但仔細想，有一件事更值得關注，那就是華為能進行“邏輯折疊”、能進行“時間微縮”的前提——"韜定律"不是一個單點技術突破。它是從器件、電路、芯片到系統，四個層級同時協同優化的框架。
這意味著華為不是在某一個環節上找到了技巧，而是對芯片性能演進的底層邏輯有了非常高水平的整體理解。
還是用城市打比方，過去的芯片設計，像是規劃路網：給定地圖，把路修好，讓車跑起來。
設計一個流暢不堵車的城市路當然很厲害，但如果你知道全市所有司機的出行計劃和駕駛習慣，你知道他們要怎么走，那么即使城市道路建設沒那么優秀，你也可以通過調度實現目的。
而且，后者的內功深厚程度，高出前者一個緯度。
今天"韜定律"的提出，解釋了華為這幾年到底在做什么——他們一直都在往深了走，去研究性能的本質是什么，去研究時延從哪里來，哪些層面可以同時下手。
六年時間，推出了381款量產芯片，把對芯片邏輯的理解練到了一個相當深的層次。
半導體裝備上，確實還有差距，但是如果談對芯片設計的理解，中國廠商不怵任何人。
而等到硬件端的差距慢慢補上來，再疊加這套對芯片邏輯的深度理解，到那個時候，中國半導體廠商就真的可以笑傲江湖了。
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